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COM 载板设计之一: PCB 的设计 6.2 PCB 板叠层方式 4 层板： L1 L4 信号线，L2 地线层，L3 电源层。如果L4 层上的元器件较少，是主布线层，那么 将L2 改为电源，L3 为地，效果可能会更好些。 6 层板： L2 L5 为地线层 电源层，其它为信号层。 8 层板： 并没有增加走线层, 但是增加了地 电源平面层, 效果会更好些. 6.3 线阻抗的考虑 高速信号一般为差分对，它们需要明确的、恒定的差分和单端阻抗。差分对应该是边缘耦合， 意思就是差分对的两根线在同一层且线间的间隔是固定的。并不推荐层间耦合（意思是差分 对的两个线分布在不同层上）。 走线有两个基本的结构：一个是 Microstrip”，线的参考是单一的地平面或电源平面。 层板 的上下外层就是 Microstrip”结构。 还有一种结构叫Stripline”线被夹在两个参考平面之间，如果线与两个参考平面严格对称， 我们称为对称或平衡；通常内层走线是不对称的。 参数： 符号 定义 Er1 走线层与参考层之间的固有介质常数。增加Er1, 阻抗降低. Er2 走线层与第二参考层之间的固有介质常数。Er2 与Er1 一样，增加Er2, 阻抗降低 H1 较低层的走线与最近的参考层之间的距离。增加H1, 阻抗也增加。假设H1 小于H2 H2 较低层的走线与较远的参考层之间的距离。通常H2 比H1 大得 ，如果这一条件成立，图中的较 低平面是主参考层，增加H2 可以增加走线阻抗。 Pair 差分对之间的间隔，这个间隔是S W1 的和，增加S+W1，阻抗会增加。 Pitch S 增加线的间距，阻抗增加。 T 厚度增加， 阻抗降低 W 1,W2 线宽增加，阻抗降低 6.4 差分高速信号线布线规则 控制布线阻抗，以匹配要求的差分阻抗。 尽可能缩短差分线的长度，不要超过规定值。并保持对称和并行的结构。 差分对、高速时钟信号、连接端子之间尽可能保持一个最大距离，且不要平行, 不 要搅 在一起。 差分对的走线层尽可能距离地平面近。过孔 拐弯要尽可能少。改变走线层的时候 使用地包围过孔。不要走90 度的折线。至少要使用45 度线或弧度。 最好把CMOS/TTL 信号 差分信号放在不同的层，应该与电源 地平面隔离。 不要在晶振、PLL、或磁性元件、用来产 时钟或使用时钟的IC 下布线。 尽量避免高速线与高速时钟线的并行。一般与时钟线的间隔应保持在50mil 以上。 差分对于其他信号线的间隔最小保持20mil。 电源 地平面层不要分裂。 PCIe 布线指南： 参数 布线 传输速率/PCIe 通道 2.5GBit/S 最大信号线长度 （成对的线） TX RX 路径：21.0 英寸 载板上允许的信号线长度 TX RX 路径：到PCIe 器件15.85 英寸；到PCIe 插槽：9 英寸 差分阻抗 92 欧姆+/-10%（覆盖Gen1 100 欧姆+/-20%及Gen2 85 欧姆+/-20% 的要求） 单端阻抗 55 欧姆+/- 15% 线宽 5mil 两个差分线间的间距（差分对内）（S ） 4mil RX