哈尔滨工业大学初试电路第五章 触发器1.ppt

第五章 触发器 5.1 概述 5.2 SR锁存器 5.3 电平触发的触发器 5.4 脉冲触发的触发器 5.5 边沿触发的触发器 5.6 触发器的逻辑功能及其描述方法 电平触发方式的动作特点 只有当时钟变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。 在时钟CP=1的全部时间里，S和R状态的变化都可能引起输出状态的改变。在CP回到0以后，触发器保存的是CP回到0以前瞬间的状态。 同步SR触发器的“空翻”现象 在CP=1的全部时间里S和R的变化都会引起触发器输出端状态的变化。 如果在CP=1期间内输入信号发生多次变化，则触发器的状态也会发生多次翻转，失去了同步触发器的意义，降低了电路的抗干扰能力。 D 型锁存器电路:适合单端输入信号的场合 目的：每个CP周期内输出端的状态只改变一次 主从RS触发器的特点 克服了同步RS触发器在CP=1期间触发器输出状态可能多次翻转的问题，但由于主触发器本身仍然是同步触发器，所以在CP=1期间主触发器的状态仍然随着S、R的多次改变而改变，而且输入信号仍然要遵守约束条件SR=0。 主从JK触发器 目的：通过改变电路结构，使触发器输入端即使出现S=R=1的情况，触发器的次态也是稳定的。 目的：提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CP信号下降沿（或上升沿）到达时刻输入信号的状态。 种类：利用CMOS传输门的边沿触发器 维持阻塞触发器 利用门电路传输延迟时间的边沿触发器 利用CMOS传输门的CMOS边沿触发器 带异步置位、复位端的CMOS边沿触发器 维持阻塞触发器 维持阻塞触发器 维持阻塞触发器 维持阻塞触发器 利用传输延迟时间的边沿触发器 JK触发器 JK触发器 其它时钟触发器 练习 练习 练习 电路和输入信号如图所示，试画出输出端的电压波形。设各触发器初态为0。 设触发器的初态为0。试画出输出端波形。 若J=0，K=0，不管Q的状态如何，触发器的状态都会保持原状态。 若J=1，K=1，假设触发器原状态Q=0，CP=1期间主触发器置1，CP=0之后从触发器置1。 若J=1，K=1，假设触发器原状态Q=1，CP=1期间主触发器置0，CP=0之后从触发器置0。 保持原状态 1 0 0 1 翻转 0 0 1 0 0 1 1 1 Q J K ——主从JK触发器 特性表 若CP=1期间J和K的状态不变，只要根据CP下降沿到达时JK的状态，就可以逐段画出Q端波形 若CP=1期间J和K的状态变化，CP下降沿到达时从触发器的状态不一定按照此刻输入信号的状态来确定，必须考虑整个CP=1期间内输入信号的变化过程 同步SR触发器：电平触发，具有空翻现象， 约束条件SR=0 主从SR触发器：脉冲触发，一个周期内触发器状态只改变一次，主触发器仍具有空翻现象，约束条件SR=0 主从JK触发器：脉冲触发，输入没有约束条件，主触发器仍有空翻现象。 总结 §5.5 边沿触发的触发器 上升沿翻转 该电路为同步RS触发器，存在空翻现象。约束条件为： 2.如果CP＝1后，不管输入是否变化，S‘和R’的状态不变，那么触发器的次态仅仅取决于CP上升沿时刻。 措施：加入线①和线②，使G3和G5，G4和G6分别构成基本RS触发器，那么，当CP＝1期间，当输入端输入了有效电平后，即使再发生变化，S’和R’也保持不变。 问题：如果CP＝1后输入有效电平消失怎么办？ ①线：置1维持线 ②线：置0维持线 尚存在的问题： 如果CP＝1期间，两个输入端均先后出现了有效电平（0），那么S‘和R’均为1，这是同步RS触发器所不允许的。 维持阻塞触发器 措施：加入③线和④线，使G3和G4的输出只能有一个为零。 ③线：置0阻塞线 ④ 线：置1阻塞线 结论：加入的4条线保证了CP＝1的全部时间内G3和G4的输出不变，该触发器为边沿触发器。 由与或非门G1、G2组成基本的RS触发器。 门G3、G4的传输延迟时间大于基本RS触发器的翻转时间。 假设初始状态Q=0 CP=0时，P和P′为1，门A和A′打开，B和B′被封锁，输出状态与J和K无关，基本RS触发器的状态通过A和A′保持。 CP=1时，接收J和K信号，假设J=1，K=0，那么P=0，P′=1，A和A′门输出均为0，基本RS触发器的状态靠B和B′保持。 CP下降沿到达时， 门G3和G4延迟时间长，B和B′首先被封锁，门A和B输出均为0，Q=1，Q非为0，待延迟时间过去以后P和P′为1，基本RS触发器的状态通过A和A′保持。 ① ② ③ §5.6 触发器的逻辑功能及描述方法 按逻辑功能分类：