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专题二：A/D采样控制器设计 一、教学内容：A/D采样控制器设计 二、学目的及要求： 1、掌握VHDL语言的基本结构及编程思想。 2、掌握A/D采样控制器的工作原理。 3、掌握A/D采样控制器的VHDL语言编程方法。 三、授课课时：4课时 四、教学重点、难点： A/D采样控制器VHDL语言设计方法 设计要求： 1、设计一A/D0809模数转换器控制器。 2、将转换结果送数码管显示器显示（2位）。 3、模拟输入通道为IN0。 一、ADC0809特点 1、单极性输入，8位A/D转换精度。 2、逐次逼近式，每次采样时间约为100US 3、8通道模拟输入 三、A/D转换器时序图 五、状态控制 S0状态：初始状态。ADDC=‘1’，选择1通道模拟信号输入。 ALE=START=OE=LOCK=‘0’； S1状态：通道锁存。ALE=‘1’, START=OE=LOCK=‘0’； S2状态：启动A/D转换。 ALE=‘1’， START=‘1’，OE=LOCK=‘0’； S3状态：A/D转换等待状态。 ALE＝START＝‘0’，OE=LOCK=‘0’； IF EOC=‘0’ 保持当前状态不变，继续等待A/D转换。 ELSE 转换结束，进入下一状态。 S4状态：数据输出允许状态。A/D转换完毕，开启数据输出允许信号。 ALE=‘0’， START=‘0’，OE=‘1’，LOCK=‘0’； S5状态：数据锁存状态。开启数据锁存信号，将转换结果送锁存器锁存。 ALE=‘0’， START=‘0’，OE=‘1’，LOCK=‘1’； S6状态：延时状态。为了保证数据可靠锁存，延时一个时钟状态周期。 ALE=‘0’， START=‘0’，OE=‘1’，LOCK=‘1’； 其它状态：返回到初始状态。 ALE=START=OE=LOCK=‘0’； 六、参考程序： 六、参考程序：（续） 六、参考程序：（续） * 二、A/D转换器外部引脚功能结构图 四、AD转换控制器与AD转换器的接口电路框图 GND Q0-Q7 +5V IN0-IN7 CLK D0-D7 ADDC-ADDA START ALE OE CLK0 LOCK OE ALE START ADDC-ADDA D0-D7 REGL VREF+ VREF- 数据输出锁存器 AD控制器 AD转换器 EOC EOC LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD0809 IS PORT (D :IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK0,EOC : IN STD_LOGIC; ADDA,OE : OUT STD_LOGIC; ALE,START : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); QQ : OUT INTEGER RANGE 15 DOWNTO 0); END AD0809; ARCHITECTURE behav OF AD0809 IS TYPE ST_TYPE IS (S0, S1, S2, S3,S4,S5,S6,S7); SIGNAL CURRENT_STATE,NEXT_STATE : ST_TYPE ; SIGNAL REGL:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK :STD_LOGIC; BEGIN ADDA=1; PRO: PROCESS(CURRENT_STATE,EOC) BEGIN CASE CURRENT_STATE IS WHEN S0 = QQ=0;ALE=0;START=0;OE=0;LOCK=0; NEXT_STATE = S1; WHEN S1 = QQ=1;ALE=0;START=0;OE=0;LOCK=0; NEXT_STATE = S2; WHEN S2 = QQ=2;ALE=1;START=1;OE=0;LOCK=0; NEXT_STATE = S3; WHEN S3 = QQ=3;ALE=1;START=1;OE=0;LOCK