数字电子计时器的设计.docVIP

项目2 数字电子计时器的设计 一、实训目标 1．能用给定的逻辑元件进行24小时计时器的逻辑电路设计。 2．能在实验系统中安装、调试、运行计时器。 二、实训器材 典型数字逻辑实验系统 1套 配置要求： ① 典型集成（BCD码）计数器芯片（如74LS90） 6片 ② 频率为1Hz的时钟信号源 1个 ③ 带BCD码译码驱动器的7段数码管显示器（共阴极） 6个 ④ 集成逻辑门（74LS00、74LS08、74LS20） 适需 ⑤ 双掷开关 3个以上 三、实训内容及步骤 1．逻辑设计 设计任务：利用系统所提供的逻辑器件，完成24小时计时器的逻辑电路设计。 设计要求： ① 实现24小时计时，当计时器运行到23h59min59s时，计数器自动显示00h00min00s； ② 能够进行校时操作。 设计步骤： （1）计时电路设计 任务分析：24小时计时器需用3个计时电路，分别为时计时电路、分计时电路和秒计时电路。根据计时要求，时计时电路应为24进制计数器，分计时电路和秒计时电路应为60进制计数器。计时电路的结构框图如图IP2-1所示。 方案建议：3个计时电路都可用74LS90构成，每个计时电路需2片74LS90，一个作为个位计数器，另一个为十位计数器。 ① 秒计时器：输入1Hz的CP脉冲信号，当个位计数值达到最大值“9”时，向十位计数器输送1个CP脉冲；当十位计数器达到“6”时，向分计时电路输出1个CP脉冲，同时将计数器清0。 ② 分计时器：接收秒计时电路送来的CP脉冲信号，当个位计数值达到最大值“9”时，向十位计数器输送1个CP脉冲；当十位计数器达到“6”时，向时计时电路输出1个CP脉冲，同时将计数器清0。 ③ 时计时器：接收分计时电路送来的CP脉冲信号，当计数值为“09”或“19”时，个位计数器向十位计数器输送1个CP脉冲，当计数值达到“24”时，计数器清0。 计时器电路设计可参考图IP2-2所示逻辑电路。 （2）校时电路设计 任务分析：校时电路的作用是在电源刚启动时，对计时器进行时、分、秒的的校准。可通过控制各计数器的时钟脉冲来实现。 方案建议：参考校时电路如图IP2-3所示。校时和计时的切换用双掷开关实现。 ① 校秒：K1接至“校时”位，K2、K3均接至“计时”位，门G5、G4、G2的输出均为1，门G3输出2Hz的时钟脉冲信号，通过门G1送至秒个位计数器CP端。采用频率为2Hz的时钟脉冲，目的是加快校秒的速度。 ② 校分：K2接至“校时”位，K1、K3接至“计时”位，门G4打开，输出1Hz的时钟脉冲信号送至分个位计数器。 ③ 校时：K3接至“校时”位，K1、K2接至“计时”位，门G5输出1Hz的时钟脉冲信号，送至时个位计数器。 2．系统安装 在实验系统中安装、调试、运行计时器，观察计时功能、校时功能是否正常。 四、实训准备 1．复习74LS90的引脚结构及逻辑功能。 2．复习用74LS90设计任意进制计数器的方法。 3．阅读所用实验系统的使用说明，熟悉系统配置，掌握操作要求。 74LS90需CP脉冲的下跳沿驱动计数。 “6”为过渡状态，不显示。 ·2· ·3· 图IP2-3 校时电路 图IP2-3 校时电路逻辑图 图IP2-2 24进制计时器逻辑电路图 图IP2-1 计时电路结构框图