深亚微米SOC设计的去耦电容优化方法学.pdfVIP

2010年第 1期 大 众 科 技 No．1。2010 (总第 125期 ) DAZHONGKEJ (CumulativelyNo．125) 深亚微米S0C设计的去耦电容优化方法学 韦素芬 梁 宇： (1．集美大学信息工程学院，福建 厦门361021； 2．飞思卡尔半导体苏州设计中心，江苏 苏州 215011) 【摘 要】随着集成电路工艺尺寸进入超深亚微米数量级 ，电源电压相应降低，而时钟频率却不断提高，电源网格 中的动 态电流变化率越来越大，使得动态 电源压降 (IRDrop)的问题更突出。在这种工艺按比例缩小的趋势下，去耦 电容 (decap 电 容)在电源网格 中的合理布局的作用日益明显：以优化的方式放置 decap电容来有效地减小电源噪声。文章介绍基于动态电源 压降分析的VsDG和 SOC-Encounter相结合的去耦 电容优化方法学。 【关键词】去耦电容；电源电压降；电源噪声；电源网格 【中图分类号】TP331 【文献标识码】B 【文章编号】1008—1151(2010)01—0047—03 (一)去耦 电容减小电源噪声的原理 规则 decap插入法还可以基于这种简化分析的结果在高电流 在集成 电路中，由于互连线电阻的存在，流过 电源网络 密度的区域补充 decap。 的电流会造成 电源压降(IRDrop)。电压降的大小取决于从供 电管脚到逻辑单元之间电源线上的等效阻抗以及流经 电源线 的电流的大小。图 1示意在供电管脚和电路负载之间的电源 网络中插入去耦电容，使其成为局部吸附电荷的电荷井，分 流了部分电流。电流减小了，IRDrop效应也相应减小。去耦 电容不但能吸附电荷，而且当该区域的电源 电压降低到了影 响电路功能的程度时，去耦电容还能够释放 电荷，部分地抵 消电压降低对逻辑单元的影响。也就是说：在 电源网格中的 去耦电容是一个 电荷的蓄水池 。同时，对于给高频动态 电路 供 电的电源网格系统，去耦 电容还能减小该电源线上的阻抗。 图2 高电流密度的区域需要增加补充 decap (三)S0C—Encounter基于VSDGECO文件的去 耦 电容插入法 SOC—Encounter基于 ECO文件的 decap插入法不是用 Encounter内置的简化分析，而是由动态电源电压和功耗分析 工具VSDG来进行电压降的分析。因为 VSDG采用更准确的标 图 1 去耦 电容的作用 准单元功耗库，在分析 电源压降的效应时会结合 VCD等描述 庞大的芯片电源供 电网络是芯片最大的噪声源之一。因 芯片在一定时问内功能变化的文件来进行动态下 IRDrop的 为电源压降不但破坏动态信号的传输斜率——使之变得更 分析，从而得出芯片中哪些区域电源网络上的电流改变率过 差；还会造成电路的时序延迟和逻辑错误。电源噪声的大小 大 、 电源压 降太 严重 ，以生成 相应的 ECO 文件反馈给 与最大的电流改变率 ／ 成正比。动态电路中，时钟频率 SOC—Encounter。EC0文件将给出decap的大小和插入的具体 越快，则电流的改变率越大，导致电源网络上的噪声也加大。 坐标，从而指导SOC—Encounter在该区域放置 decap电容。 在Ic设计中，VSDG用于计算最大电流变化率和动态电源压降，