高速低噪声锁相时钟发生器设计.pdfVIP

中文摘要 中文摘要 本文描述并分析了高速低噪声锁相时钟发生器的设计。时钟发生嚣是许多通 信系统耨高速数字系统的重要组成帮分，它的优劣将壹接影响系统的性能。 论文首先介绍了时钟发生器的体系结构，概述了最为常用的锁相时钟发生器 豹缓威革元，然蜃讨论舞分掰了锬耱环路辩，j、信号特往、瞬态特谯以及噪声特穗。 由于噪声性能是时钟发生器设计中的荚键指标，论文对此进行了较为详细的 分析。衡量对锋信号蠡勺噪声主要有两个指栎，_个是相位噪声，另一个是定时辩 动。本文对涉及抖动的一些概念进行了澄清，著从理论上推导了一阶环路中锁糨 环的抖动特霞与其组成元件之间的关系。但由于振荡器和锁相环中固有的非线性 箨Ⅱ时变性，对它们的噪声性照进行预测仍然是非常困难的。 在前面理论分析的基础上，设计了两个时钟发生器的原型。其中～个时钟发 生器集成予千匙默太鄹发接器中，男一个袋残于嚣透遘3。125 Gbps以太赡发接 器中。这两个时钟发生器均采用UMC0，18岬单层多晶六层金属N阱数字CMOS 工艺实现。蓊一龟黯已完成电路秘舨强设计，并流片，翅步测试结果表明功能芷 确。后一电路已完成电路设计，版图设计融经开始。 在设计孛，鸯了畿深亚徽来工艺下遮癸高速弱低臻声两个强标，论文中采灞 了合理的电路结构，并提出了一些改进性能的实用技巧。例如，减小电荷泵中开 关非理想效应的方法，以及VCO静黻匿设计投巧。为减小工艺离散性对电路饿 能的影响，本文采用常跨导偏置电路产生电荷泵的充放电电流，抵消了VCO增 益随工艺的变纯，使得锁相环的环路带宽和相位裕量基本上不随工艺、电源电压 鞠温度的变化瓤变化。 关键词：时钟发生器；锁相环：压控振荡器：环形振荡器：相位噪声：抖动 常跨导偏置 Abstract Abstract The low-noise is design pha$c—locked generators ofki曲一speed loop(PLL)clock inthis are blocks describedand thesis．Clock building analyzed generatorsimportant in commumcationand digitalsystems．Their will many high—speed performance influencethe systems’performancedirectly． Thethesisreviewsthearchitectureofclock itdescribes generatorsfirstly,Then in the blocksofPLLclock whichis cornmorluse．Afterthat．the building generator and ofpLL8tediscussedand noisecharacteristics small-signal。transient