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烟台大学机电学院 微机原理与接口技术－－基于IA-32处理器和32位汇编语言·第4版 第1章 微型计算机系统 第5章 处理器总线时序和系统总线 5.1 8086的引脚信号 5.2 8086处理器时序 5.3 系统总线 5.1 8086的引脚信号 8086为40脚双列直插式大规模集成电路。 5.1.1 8086的两种组态 CPU工作模式的选择是由硬件决定的，当CPU的管脚MN／MX*接高电平(十5V)时，构成最小组态；当MN／MX接低电平(地GND)时，构成最大组态。 最小组态：构成小规模的应用系统;8086本身提供所有的系统总线信号。 最大组态：构成较大规模的应用系统，例如可以接入数值协处理器8087。8086和总线控制器8288共同形成系统总线信号。8288对8086的/S0,/S1,/S2进行译码，以产生对存储器和I/O设备的读写信号。 最小组态系统 最大组态系统 5.1.2 8086的引脚信号 处理器的外部特性表现在它的引脚信号上 40个引脚 8086的引脚信号(续)(注意8086与8088的M/IO信号相反) 引脚信号 信号的功能 用英文单词或英文缩写表示引脚名称 信号的流向 处理器输出到外部，从外部输入到处理器内部 有效方式 低电平、高电平有效，上升沿、下降沿有效 高电平和低电平都有效 三态能力 高阻状态放弃对引脚的控制 其他设备控制该引脚 引脚信号的功能示意 1, 地址/数据信号 AD15～AD0（Address/Data） 地址/数据分时复用引脚，共16个引脚 单向输出地址总线，双向数据总线，三态输出 A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，4个三态输出信号 输出高4位地址、状态信号 BHE*/S7（Byte High Enable/Status） 高字节允许/状态分时复用引脚，三态输出信号 输出低有效表示传送高字节数据，状态信号 2 读写控制信号 (*表示低电平有效) ALE（Address Latch Enable） 地址锁存允许，三态、输出、高电平有效 有效时，表示复用引脚正在传送地址信号 M/IO*（Memory/Input and Output） 访问存储器或者I/O，三态、输出、高低电平均有效 高电平（M），表示处理器访问存储器 低电平时（IO*），表示处理器访问I/O端口 WR*（Write） 写控制，三态、输出、低电平有效 有效时，表示处理器正将数据写到存储单元或I/O端口 RD*（Read） 读控制，三态、输出、低电平有效 有效时，表示处理器正从存储单元或I/O端口读取数据 基本总线操作 存储器读（Memory Read） 处理器从存储器读取代码或读取操作数 每条指令执行前都需从主存取指 以存储单元为源操作数的指令在执行时 存储器写（Memory Write） 处理器向存储器写入操作数 以存储单元为目的操作数的指令在执行时 I/O读（Input/Output Read） 处理器从外设读取操作数 只有执行输入指令IN时才有 I/O写（Input/Output Write） 处理器向外设写出操作数 只有执行输出指令OUT时才有 读写控制信号的组合 同步操作引脚 同步操作 读写操作要保证存储器或外设与处理器速度一致 否则，慢速的I/O或存储器发出一个信号,让快速的处理器等待 READY 就绪(准备好) 输入信号，高电平有效表示可以进行数据读写 利用该信号无效请求处理器等待数据 处理器在进行读写前检测READY引脚 其他控制信号 处理器必定具有 地址总线 数据总线 基本读写控制信号 还有 中断请求和响应信号 总线请求和响应信号 时钟信号、复位信号 电源Vcc 地线GND 中断请求和响应引脚 INTR（Interrupt Request） 可屏蔽中断请求，高电平有效的输入信号 有效时，表示中断请求设备向处理器申请可屏蔽中断 中断IF标志对该中断请求进行屏蔽 主要用于实现外设数据交换的中断服务 INTA*（Interrupt Acknowledge） 可屏蔽中断响应，低电平有效的输出信号 有效时，表示来自INTR引脚的中断请求已被处理器响应 NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，上升沿有效的输入信号 有效时，表示外界向CPU申请不可屏蔽中断 中断级别高于可屏蔽中断请求INTR 常用于处理系统发生故障等紧急情况下的中断服务 总线请求和响应引脚 (不要求) HOLD 总线请求，高电平有效的输入信号 有效时，表示其他总线主控设备申请使用总线 HLDA（HOLD Acknowledge） 总线响应，高电平有效的输出信号 有效时，表示处理器已响应总线请求 总线释放：地址总线、数据总线及具有三态输出能力的控制总线呈现高阻状态