要求数据处理速度越越高,基于单片机+DDS（直接数字.docVIP

　　随着数字信号处理和集成电路的发展，要求数据处理速度越来越高，基于单片机+DDS（直接数字频率合成）的频率合成技术已不能满足目前数据处理速度需求。针对这一现状，本文提出了基于FPGA+DDS的控制设计，能够快速实现复杂数字系统的功能。 　　1 AD9910的硬件电路设计 　　AD9910是一款内置14 bit DAC的直接数字频率合成器（DDS），支持高达1 GSPS的采样速率。AD9910采用高级DDS专利技术，在不牺牲性能的前提下可极大降低功耗。DDS/DAC组合构成数字可编程的高频模拟输出频率合成器，能够在高达400 MHz的频率下生成频率捷变正弦波形。用户可以访问三个用于控制DDS的信号控制参数，包括：频率、相位与幅度。AD9910利用32 bit累加器提供快速跳频和频率调谐分辨率。在1 GSPS采样速率下，调谐分辨率为~0.23 Hz.这款DDS还实现了快速相位与幅度切换功能。用户可通过串行I/O端口对AD9910的内部控制寄存器进行编程，以实现对AD9910的控制。AD9910集成了静态RAM,可支持频率、相位和/或幅度调制的多种组合。AD9910还支持用户定义的数控数字斜波工作模式。在这个模式下，频率、相位或幅度随时间呈线性变化。AD9910内置的高速并行数据输入端口能实现频率、相位、幅度或极点的直接调制，以支持更高级的调制功能。 AD9910可在扩展的工业温度范围内工作（欲了解更多信息，请参考数据手册的绝对最大额定值部分）。 　　AD9910提供专门的管脚外接环路滤波器，以优化内部PLL的性能，环路滤波器为简单的低通滤波器；AD9910输出高达400 MHz的模拟信号，为了减少噪声，在它的输出端口设计了400MHz的低通滤波器。 　　图1为实际设计的AD9910外围连接图。 　　在AD9910的电路设计中，应注意以下几个问题： 　　1）AD9910电源和地设计。AD9910需要4组电源，AVDD（1.8 V）、DVDD（1.8 V）、AVDD（3.3 V）和DVDD（3.3 V），模拟电源和数字电源需要隔离，电源管脚的滤波最好采用钽电容和陶瓷电容。在PCB设计中，数字地和模拟地分开，用磁珠单点连接，减少干扰。 　　2）AD9910环路滤波器设计。当外部的时钟较低时，例如100 MHz,系统时钟1 GHz,芯片内部的锁相电路起作用，这时需要在外部设计环路滤波器，如图1中R17、C47和C48构成的RC滤波器，电容电阻值用如下公式计算。  　　其中：N为分频比，KD为鉴相器的增益，KV是VCO的增益，fOL是环路带宽。 　　3）晶振电路的设计。AD9910需要外部提供参考信号源，它的质量直接决定了模拟输出信号的质量（频率精度和相位噪声），本设计采用高精度的温补晶振，频率100 MHz.在PCB设计时尽量靠近时钟管脚。 　　2 FPGA控制AD9910的软件实现 　　FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA.因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。 　　采用ALTERA公司的EP1C6Q240C8控制AD9910,该器件的外部时钟频率为50 MHz,20个128?36 bit的RAM块，5980个逻辑单元（LE），240个管脚，属表贴器件。 　　FPGA与AD9910的外围电路简单，无需外加任何驱动电路，从而节省了硬件电路设计和调试的时间，FPGA与AD9910的连接框图如图2所示。 　　其中，SCLK用于输出数据交换的控制时钟，CS为片选信号，IO_RFSET控制DDS的系统复位，SDIO是数据传输线，IO_UPDATE使能DDS内部各寄存器数据更新，PROFILE用来选择八个相位/频率寄存器中的一个，OSK用来选择DDS的输出键控模式，MASTER_RESET用来清除所有存储单元，并且把寄存器设为默认值，PWRDWNCTL用来选择是否使用外部使能控制，不使用时置为0,这里设置为0,PLL_LOCK用来指示锁相环的锁定状态。另外，由于未采用多芯片数据通信，所以需将AD9910与同步信号相关的引脚悬