实验一八位全加器的设计.pdfVIP

电子科技大学 电子工程 学院 标 准 实 验 报 告 （实验）课程名称 EDA 技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表 实验一 八位全加器的设计 一、 预习内容 1. 结合教材中的介绍熟悉Quartus Ⅱ软件的使用及设计流程； 2. 八位全加器设计原理。 二、实验目的 1. 掌握图形设计方法； 2. 熟悉Quartus Ⅱ软件的使用及设计流程； 3. 掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若 干 四、实验要求 1、用VHDL 设计一个四位并行全加器； 2 、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器 和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的， 因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度 等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方 式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式 是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占 用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法 器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的 资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折 中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而 成。 2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框 图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运 算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算 肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因 此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的 一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复 存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2 ）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下： Cin DataInA[3:0] DataOut[3:0] 四位全加器 DataINB[3:0] Cout Cin DataInA[7:4] DataOut[7:4] 四位全加器 DataINB[7:4] Cout 六、实验步骤 1、 用VHDL语言或图形输入法设计一个并行四位全加器； 2、 利用步骤一得到的四位全加器使用图形输入法实现一个8位全加器； 3、 对最后的顶层文件进行编译、仿真； 4、 如果时间有余可以直接设计一个八位的串行全加器，比较上述两种方法 综合后的不同（主要从消耗资源和运算速度考虑）。 七、实验源程序、编译报告及仿真波形 源程序： 1、并行四位全加器源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;