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上海电机学院 毕业设计（论文）开题报告 课题名称 数字锁相环设计与分析 学 院 电子信息学院 专 业 电子信息工程 班 级 BX0804 学 号 xxx 姓 名 xxxx 指导教师 钟旭 定稿日期： 年 月 日 数字锁相环设计与分析 摘要：本文研究了数字锁相环的工作原理和基于FPGA的设计方法，采用了同步状态机简化了编程和逻辑运算，利用VHDL语言进行了建模与描述，运用ModelSim进行时序仿真并下载到了目标芯片。 关键词：FPGA,数字锁相环,VHDL 1 文献综述 锁相技术是专门研究系统相位的技术。由于它的环路结构简单，性能良好，在许多新型电子设备，特别是在通信系统中，得到广泛的应用。锁相就是自动相位控制（APC），完成这一任务的负反馈环称为锁相环。锁相环的英文全称是Phase-Locked Loop ，简称PLL。它是一个闭环的相位误差控制系统，是将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位，以达到与参考信号同频的目的。 在锁相环发展的最初阶段，PLL 都是由分立元器件组成的，电路复杂，调整困难。为了方便调整、降低成本和提高可靠性，以便在各种电子设备中发挥更好的作用，迫切希望它能集成化、数字化、小型化和通用化。随着半导体集成技术的日趋成熟，第一块锁相环集成电路芯片出现在1965 年左右。这时的锁相环全都是用模拟技术实现的，锁相环技术是模拟集成电路设计中一个重要的研究方向。之后的几年内就出现了数模混合的锁相环电路，以及后来的全数字锁相环电路。这三种锁相环电路各有千秋，相互弥补，分别存在于各类电子产品中。 全数字锁相环的英文全称是All Digital Phase-Locked Loop，简称ADPLL。在全数字锁相环中，由于误差控制信号是离散的数字信号而不是模拟电压，因而受控的输出相位的改变是离散的而不是连续的；此外，环路组成部件也全用数字电路实现。ADPLL 的经典结构为鉴相器用过零检测数字鉴相器，环路滤波器一般用可逆计数器来实现，振荡器则用数控振荡器(DCO)实现。例如SN54/74LS297，它是一种触发器型单片集成全数字锁相环，是美国Texas 仪器公司的产品。它主要由异一或门型鉴相器PD1，边沿触发型鉴相器PD2 和数字压控振荡器DCO(DigitalControl Oscillator)组成。与模拟锁相环相比，全数字锁相环具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，缺点是不能过滤时钟源的抖动，会引入固有抖动，造成抖动的累积。 从1943年，锁相技术在黑白电视机水平同步电路中成功应用，到现在广泛的存在于网络、通讯产品中，锁相技术始终改善着我们的生活质量，给我们带来了无限精彩的生活品质。这都是因为锁相环路具有其它控制系统所没有的优良性能。锁相环路处于正常工作状态（锁定或者跟踪）时，具有以下一些基本特性： （1）锁定无剩余平均频差存在 （2）良好的窄带载波跟踪特性 （3）良好的调制跟踪特性 （4）门限性能好 （5）易于集成化 这些基本特性使锁相环的应用范围越来越广，产品种类越来越多。 目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。 　　系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。 FPGA的工作原理：FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 FPFA的特点： 1）采用FPGA设计ASIC电路(特定用途集成电路)，用户不需要投片生产，就能