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37582Z7A 主编第7章 时序逻辑电路7.1 同步二进制计数器7.2 异步二进制计数器7.3 十进制计数器7.1 同步二进制计数器7.1.1 同步3位二进制加/减法计数器7.1.2 同步3位二进制可逆计数器7.1.3 带控制同步4位二进制加法/可逆计数器7.1.1 同步3位二进制加/减法计数器1.同步3位二进制加/减法计数器原理2.设计要求3.硬件环境4.建立工程5.编译仿真6.创建模块符号7.硬件实现8.问题分析1.同步3位二进制加/减法计数器原理图7-1 3位二进制同步加法计数器示意框图2.设计要求图7-2 3位二进制同步加法计数器的状态图2.设计要求图7-3 3位二进制同步减法计数器的状态图3.硬件环境图7-4 3位二进制同步加法计数器所用资源示意图4.建立工程1)启动QuartusⅡ软件,在Quartus II管理器窗口中选择菜单File→New Project Wizard…,进入新建工程向导。2)在新建工程对话框键入工程名和工程路径,本工程命名为countsyn3u。3)在DiviceFamily Setting选项卡中,选择的芯片是MAX Ⅱ系列中EPM240T100C5芯片。4)新建一个图形文件Block Diagram/Schematic File,命名为countsyn3u。5)对建立好的文件进行保存,并设为顶层文件。5.编译仿真1)工程设置好后,进行全程编译。2)编译通过后,再进行仿真。3)设置仿真时间区域和网格大小。4)设置仿真观察点。5)功能仿真设置,在仿真模式Simulation Mode中选择功能仿真Functional,执行Generate Functional Simulation Netlist命令得到功能仿真网表,并设置仿真激励文件为countsyn3u.vwf。6)时序仿真设置,在仿真模式Simulation Mode中选择时序仿真Timing,并设置仿真激励文件,进行仿真的文件仍然是countsyn3u.vwf。6.创建模块符号图7-11 3位二进制同步加法计数器模块符号图6.创建模块符号图7-12 3位二进制同步减法计数器模块符号7.硬件实现图7-13 3位二进制同步加法计数器测试电路图7.硬件实现0714.TIF7.1.2 同步3位二进制可逆计数器1.同步3位二进制可逆计数器原理2.设计要求3.硬件环境4.建立工程5.编译仿真6.创建模块符号7.硬件实现8.问题分析1.同步3位二进制可逆计数器原理在加减控制信号管理下,把二进制同步加法计数器和减法计数器组合起来,便可获得二进制同步可逆计数器。2.设计要求图7-15 3位二进制同步可逆计数器所用资源示意图3.硬件环境本设计在CPLD开发装置上实现,输入脉冲信号CLK用单次脉冲按键设定,输入控制信号用电平保持按键S1设定。4.建立工程0716.TIF图7-16 3位二进制同步可逆计数器电路图5.编译仿真图7-17 3位二进制同步可逆计数器的输入波形图0.tif5.编译仿真图7-18 3位二进制同步可逆计数器的时序仿真图6.创建模块符号图7-19 3位二进制同步可逆计数器模块符号7.硬件实现为了更好地用硬件测试上述设计的3位二进制同步减法计数器,这里对测试电路做如图7-20所示改进。8.问题分析图7-20 3位二进制同步可逆计数器测试电路图8.问题分析图7-21 3位二进制同步可逆计数器引脚锁定图7.1.3 带控制同步4位二进制加法/可逆计数器1.带控制同步4位二进制加法计数器原理2.设计要求3.硬件环境4.建立工程5.编译仿真6.创建模块符号7.硬件实现8.问题分析1.带控制同步4位二进制加法计数器原理1)异步清零功能。2)同步并行置数功能。3)二进制同步加法计数功能。4)保持功能。2.设计要求这里选用4个时钟下降沿触发的边沿JK触发器做计数器的计数逻辑,用组合逻辑电路组成控制单元对计数器进行控制。3.硬件环境图7-22 硬件资源使用示意图4.建立工程0723.TIF5.编译仿真图7-26 带控制同步4位二进制加法计数器的功能仿真图5.编译仿真图7-27 带控制同步4位二进制加法计数器的时序仿真图5.编译仿真图7-28 带控制同步4位二进制可逆计数器的时序仿真图6.创建模块符号图7-29 带控制同步4位二进制加法计数器模块符号7.硬件实现为了更好地用硬件测试上述设计的带控制同步4位二进制加法计数器,这里对测试电路做如图7-30所示的改进。8.问题分析图7-30 带控制同步4位二进制加法计数器测试电路图8.问题分析图7-31 带控制同步4位二进制可逆计数器测试电路图8.问题分析图7-32 带控制同步4位二进制加法计数器引脚锁定图7.2 异步二进制计数器7.2.1 二进制异步加/减法计数器7.2.2 二进制扩展异步计数器7.2 异步二进
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