02超大规模集成电路与EDA技术.pptVIP

超大规模集成电路与EDA技术 主要内容 什么是ASIC 数字ASIC的设计流程 EDA技术与现代数字系统设计 硬件描述语言(HDL) 一些基本概念 ASIC ASIC(Application-Specific Integrated Circuit)，即专用集成电路； 是完成某一特定功能的IC，与通用集成电路相对应； 按规模分类：SSI、MSI、LSI、VLSI； 按制造方法分类：全定制、半定制、可编程器件等。 摩尔定律与ASIC 1965年美国硅谷仙童半导体公司的戈登.摩尔，从1959到1965年半导体工业发展的数据，归纳出集成电路上可容纳的晶体管数量，大约每隔18～24个月就会增长一倍。 半导体工业的发展也进一步地证实了这一结论。 1969年Intel 4位微处理器4004有2300只晶体管，104KHz。 1998年Intel推出的奔腾II，32位的处理器，有750万只晶体管，CPU 时钟450MHz，集成度提高来260倍，而时钟频率提高了4326倍。 摩尔定律 ASIC技术的优势(1) ASIC作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比，在构成电子系统时具有以下几个方面的优越性： 缩小体积、减轻重量、降低功耗； 提高可靠性，用ASIC芯片进行系统集成后，外部连线减少，因而可靠性明显提高； ASIC技术的优势(2) 易于获得高性能，ASIC是针对专门应用而特别设计的；系统设计、电路设计、工艺设计之间紧密结合，这种一体化的设计有利于获得前所未有的高性能系统； 可增强保密性，电子产品中的ASIC芯片对用户来说相当于一个“黑匣子”，难于仿造； 在大批量应用时，可显著降低系统成本。 ASIC与FPGA ASIC是全定制集成电路； FPGA是可编程集成电路，具有通用性； ASIC与FPGA设计有类似的流程与方法； ASIC设计需要有foundry的工艺库支持； FPGA芯片提供商会提供相应的底层单元； FPGA设计是ASIC设计之前的逻辑验证； ASIC更依赖于工艺。 SOC 在需求牵引和技术推动的双重作用下，还出现了将整个系统集成在一个微电子芯片上的系统芯片(System On a Chip，简称SOC)概念； 系统级芯片是指综合数字和模拟技术，并将I/O、各种转换器件、存储器和MPU集成在同一封装内，能够高效实现特定功能的集成电路。 数字ASIC设计流程 系统级设计(1) 数字系统设计的第一个阶段是提出设计需求，即需要完成什么功能； 系统控制、通信/数字信号处理算法？ 采用系统级仿真软件进行算法设计与验证 SPW、Cossap、SystemView、Matlab、C 得到所需功能的算法结构 系统级设计(2) 硬件结构设计 根据系统仿真提出的算法，设计硬件实现结构，进行硬件功能单元的划分，规划模块与模块之间的信号及其关系； 总体设计者需明确各个模块输入输出的信号特性、时序关序、信号正确判据，给出明确的设计规范； 为逻辑编写和测试向量的编写提供设计依据和规范。 TOP-DOWN设计思想 逻辑设计与功能仿真 根据所提出的硬件设计结构、接口关系，以及各个功能模块所需完成的功能，采用硬件描述语言(HDL)进行逻辑设计； 编写各个模块的测试向量； 对各个模块进行功能仿真(前仿真)； 全系统仿真调试； NC-Verilog、VCS、ModelSim 逻辑综合(1) 综合：通过工具将HDL描述的模块转化为用门级网表表示的模块的过程； 综合需要有foundry工艺库的支持； 综合目的：使设计在满足时序的前提下实现预期需要的功能； 综合需要有约束文件，时序、驱动能力、面积； Synopsys DC、Cadence BuildGates Synplify/FGPA Compiler II/Quartus II/ISE 逻辑综合(2) 综合后验证 综合后需要满足时序要求，不能有violation； 综合后倒出综合后门级网表，以及带有延时信息的标准延时文件(SDF)； 进行综合后仿真，验证综合后逻辑； 如果仿真结果有问题，需要进一步更改综合约束文件，重新进行综合、仿真。必要时需要重新设计Verilog原始模块。 布局布线及后仿真 把用综合器自动生成的门级网表，通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。 倒出布局布线后网表，工具会根据实际的连线信息，计算精确的信号延时，倒出标准延时文件(SDF)，可进行布线后仿真。 Synopsys Astro、Cadence Encounter、PKS 版图 布局布线的版图，经过反提网表后，进行DRC检查等规则检查、验证之后，倒出GDSII文件，即可给代工厂进行流片生产。 流片之后对芯片进行封装