EDA技术与CPLD FPGA开发应用简明教程 教学课件 作者 978 302 15639 0 第6章EDA课件.pptVIP

第6章 CPLD/FPGA在数字系统中的应用 6.1 正负脉宽数控调制信号发生器的设计 6.2 智能函数发生器的设计 6.3 序列检测器的设计 6.4 数字频率计的设计 6.5 数字秒表的设计 6.6 交通信号控制器的设计 6.7 三层电梯控制器的设计 第6章 CPLD/FPGA在数字系统中的应用 教学目标： 掌握应用VHDL语言和原理图设计方法来设计复杂的逻辑电路 内容有正负脉宽数控调制信号发生器的设计、 智能函数发生器的设计、 序列检测器的设计、 数字频率计的设计、 数字秒表的设计、 交通信号控制器的设计。 教学重点： 掌握应用VHDL语言和原理图设计方法来设计复杂的逻辑电路 掌握智能函数发生器的设计方法 数字频率计的设计方法 交通信号控制器的设计方法 教学过程 本章通过若干数字电子系统的设计实例，详细说明如何在实际设计中，应用VHDL语言和原理图设计方法来设计复杂的逻辑电路 这些设计可以直接成为数字系统或电子产品电路中的实际模块 6.1 正负脉宽数控调制信号发生器的设计 正负脉宽数控调制信号发生器在工业控制及数控系统中应用非常广泛，本节主要描述了一个可自加载的脉宽数控调制信号发生器。 6.1.1 设计思路 图6-1 是脉宽数控调制信号发生器逻辑图，此信号发生器是由两个完全相同的可自加载加法计数LCNT8组成的，它的输出信号的高低电平脉宽可分别由两组8位预置数进行控制。 6.1.2 VHDL源程序 1.8位可自加载加法计数器的源程序LCNT8.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164，.ALL； ENTITY LCNT8 IS --8位可自加载加法计数器 PORT(CLK，LD：IN STD_LOGIC； --工作时钟/预置值加载信号 D：IN INTEGER RANGE 0 TO 255；--8位分频预置数 CAO：OUT STD_LOGIC)； --计数溢出输出 END LCNT8； ARCHITECTURE ART OF LCNT8 IS SIGNAL COUNT：INTEGER RANGE 0 TO 255； --8位计数器设置 BEGIN PROCESS ( CLK ) BEGIN IF CLKEVENT AND CLK= 1 THEN IF LD= 1 THEN COUNT=D； --LD为高电平时加载预置数 ELSE COUNT=COUNT+1； --否则继续计数 END IF； END IF； END PROCESS； PROCESS (COUNT) BEGIN IF COUNT=255 THEN CAO= 1； --计数满后，置于溢出位 ELSE CAO= 0； END IF； END PROCESS； END ART； 2.正负脉宽数控调制信号发生器的源程序PULSE.VHD （顶层文件） LIBRARY IEEE； --正负脉宽数控调制信号发生器顶层文件 USE IEEE.STD_LOGIC_1164.ALL； ENTITY PULSE IS PORT (CLK：IN STD_LOGIC； --计数时钟 A，B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； --8位计数预置数 PSOUT：OUT STD_LOGIC)； --计数溢出并分频输出 END PULSE； ARCHITECTURE ART OF PULSE IS COMPONENT LCNT8 PORT(CLK，LD：IN STD_LOGIC； D：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； CAO：OUT STD_LOGIC)； END COMPONENT； SIGNAL CAO1，CAO2 ：STD_LOGIC； SIGNAL LD1，LD2 ：STD_LOGIC； SIGNAL PSINT：STD_LOGIC； BEGIN U1：LCNT8 PORT MAP(CLK=CLK，LD=LD1， D=A，CAO=CAO1)； U2：LCNT8 PORT MAP(CLK=CLK，LD=LD2