高速电路详细设计说明.pdfVIP

高速电路设计与实现 一、电子系统设计所面临的挑战 　　随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事 100MHZ 以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超 过100MHZ。目前约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过 120MHz。 　　当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟 达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工 作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通 过使用高速电路设计师的设计技术，才能实现设计过程的可控性。 二、什么是高速电路 　　通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ ，而且工作在这 个频率之上的电路已经占到了整个电子系统一定的份量（比如说1/3），就称为高速电 路。 　　实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与 下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传 播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线 效应。 　　信号的传递发生在信号状态改变的瞬间， 如上升或下降时间。信号从驱动端到接收端需 要经过一段时间，称为传输时延Tpd 。如果传 输时间小于1/2的上升或下降时间，那么来自接 收端的反射信号将在信号改变状态之前到达驱 动端。反之，反射信号将在信号改变状态之后 到达驱动端。如果反射信号很强，叠加的波形 就有可能会改变逻辑状态。 图 1 传输时延 三、高速信号的确定 　　上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱 动端的信号上升时间？一般地，信号上升时间的典型值可通过器件手册给出，而信号 的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长 度(延时) 的对应关系。 　　PCB 板上通常每单位英寸的延时估算为 0.167ns 。但是，如果过孔多，器件管脚多， 网线上设置的约束多，延时将增大。通常高 速逻辑器件的信号上升时间大约为0.2ns 。如 果板上有GaAs高速芯片，则最大布线长度为 图 2 走线延时同最大布线长度的关系 7.62mm 。 设Tr 为信号上升时间， Tpd 为信号线 传播延时。如果Tr ≥4Tpd ，信号落在安全区 域。如果2Tpd ≥Tr ≥4Tpd ，信号落在不确 定区域。如果Tr≤2Tpd ，信号落在问题区 域。对于落在不确定区域及问题区域的信 号，应该采用高速布线分析设计方法。 图 3 信号沿上升时间同走线延时的关系