复接系统定时的数字提取技术及性能.pdfVIP

复接系统定时的数字提取技术及其性能 王瀚晟 曾烈光 (清华大学北京100084) 摘要：本文介绍了复接系统中数字定时提取电路的原理和结掏．分析了散字定时提取电路输出定时的抖动特性，包括抖动幅度和 抖动频率，同时．率文还分折了数字定时提取在散字复接系统中的应用，以及其对复接系统性能的影响，并培出实验结果． 关键词：数宇定时提取数字复接系统抖动 引言 在数字通f言冈中，为了扩大传输容量和提高传输效率，常常需要利用复接系统将若干路低速数字信号合 并成为一路高速数字信号，以利于通过高速信道高效率传输．实现这种数字信号合并的设备称为数字复接器， 在传输线路的收端，把一路复合数字信号分离成各分支信号的设备称为数字分接器．为简便起觅，通常将数 字复接器和分接器舍称为数宇复接系统．复接系统是数字通信网中的重要组成部分，目前，复接系统主要包 括PDH系统和SDH系统． 在复接系统中，定时提取部分是必不可少的．它包括复接器中的支路信号定时提取和分接器中的台路信 号定时提取．复接器只能在已获得时钟的情况下，才能正常工作．一般较为常用的传统的定时提取方法是利 用带通滤波器，例如Lc回路，从数据信号中滤出时钟信号．当然，对于不同码型的数据信号，有着不同的 处理过程．对于含有时钟频率分量的信号码型，如CMI鸦．可以利用带通滤波器直接滤出时钟，对于不含 时钟分量的信号码型，如NRZ码，则要经过非线性变换，再经过带通滤波器滤出时钟， 上述传统的定时提取方法主要采用模拟电路．然而，目前模拟电路还有许多局限性：1．模拟电路难麒集 成，不利于设备的小型化．在复接系统的支路数目较多时，设备会变得非常庞杂，以至难以实现．例如在 稳定性，抗干扰能力差：3模拟电路会增加生产、调试过程中的难度．而数字定时提取方法可以完全克服上 述缺点，便于复接系统的集成化和小型化，所以，一研究数字化的定时提取方法是十分必要的． 1．数字定时提取电路的基本原理和结构 图l描述了～种数字定时提取电路的基本结 构与原理．边沿检测和n分频器是它的主要部分， n分频器的输出为提取出的时钟，以下简称提取定 撮藏定时 时．高速时钟频率的标称值一般约为数据码流时钟 频率的n倍．输入的数据码流可以是NRz码二豆z n n n nnn *m目”jln口nn n nn n nnnnnnnnn 码、cⅦ码．疆)B，码等，E口该数字定时挺槐 路可以提取上述码型信号的时钟．边沿检测电路可 #据日Ⅸ～i————]i ：ri—————_ 以检测出数据码流的上升沿或下降沿，或者是既检 t位脉神 厂] 测出上升沿，叉检测出下降沿．当输入的数据码流 ———————·—————————●——一‘————●—一 有上升沿或下降沿时，边沿检测电路便输出一个宽 。。。。]厂]厂]厂 度为一个高速时钟周期的脉冲． 国I羲宇定时提取基本原理圈 由于高速时钟的频率与数据码流时钟频率的n 倍是有一些差异的．因此，高速时钟在进行n分频时，要根据数据码流的沿，来控制n分频器的置位，不断 调整分频器输出的相位，使得n分频器输出的时钟频率的平均值正好是数据码流时钟的频率．另外，通过调 整n分频器置位值，可以改变提取定时与数据码流问的相位关系． 图I中的渡形描述了数字定时提取电路在n=8，对NRz码进行上升沿检测时的工怍情况．当数据码流 中有上升沿时，边沿检测电路给出置位脉冲，使分频器清零，这样，如果，提取定时与数据码流的相位差超 过l培，该提取时钟的脉冲宽度就会增加(也可能减少)一个或几个高速时钟周期，以下称该过程为调整． 从长期平均的角度看，提取定时的频率与数据码流时钟的频率相同，数据码流的时钟便谈提取出来． 另外，如果被提取的定时的频率较高，高速时钟分频会在电路实现中有困难，例如耍提取几十或上百兆 的时钟，便不可能使用更高速的时钟．这时，就可以采用领