表面型瓷介电容关键工艺与性能分析.docVIP

表面型半导体陶瓷电容器芯片研制与性能分析 李丰 罗世勇 广东南方宏明电子科技股份有限公司 广东 东莞 523077 表面型半导体陶瓷电容器的研制及产业化，做为我公司承担的国家863课题，项目现已完成并通过国家验收。下面就该产品芯片研制中关键工艺与性能关系进行分析总结。 表面型半导体陶瓷电容器常称为半导体陶瓷电容器，其瓷坯为小圆片。瓷片经过烧结、还原半导化和再氧化后，表面形成很薄的氧化介质层，中间是N型半导价格体，电阻很小，起连接导通作用。瓷片两表面印制电极后，等效于一对串联电容器。由于氧化介质层很薄，且为高介电材料，所以能够获得很大的电容量。其结构示意图如图1.半导体部分和氧化介质层部分虽然材料是一致的，但由于晶格结构缺陷（氧缺位），而使半导体和氧化介质层二次电子成像（SEM）中表现出明显不同的衬度，通过衬度对比，我们测出氧化介质层厚度，并且观察判断氧化程度及其一致性，它们与工艺、性能密切相关，给产品开发和生产提供了十分有用的依据。芯片为单层圆片，也实现了系列产品的片式化，因其介电常数大，其产品电容量能达到一类、二类陶瓷材料的数十及数百倍。 实验结果与分析 图2为正常的半导体瓷片断面二次成像，衬度较暗的一层为氧化层，厚度为16.6μm。一般地，氧化层衬度明显与半导体部分不同，并且衬度均匀一致，底线平整，过渡层（氧化层与半导层之间）很细或不明显。上述样品为0.1μF/50V瓷片，根据耐电压要求，氧化层厚度在工艺上是可控的。通过大量观测，并与电参数测试相结合分析，大致规律是额定电压为50V的产品氧化层厚度在15~20μm，25V产品氧化层厚度在10~15μm，16V产品氧化层厚度在5~10μm范围。 通过多次实验证明，我们测得的氧化层厚度δ测与通过下述公式计算出的氧化层厚度δ值是基本一致的：设d0为瓷片厚度，设n为烧结片经工艺处理成为氧化片后电容量的放大倍数，则氧化层厚度δ= d0/2。以一批0.1μF/25V产品为例，瓷片直径6 mm、厚度0.25 mm，生产中，烧结片抽样被银片电极测得 平均电容量为0.0087μF，还原氧化后，氧化片抽样被银电极测得平均电容量为 0.108μF，求得n=12 .4，δ= d0/2n=10 .08μm。取一电容量为0.105μF被银氧化片，制样后观察氧化层厚度，在多个位置测量氧化层厚度，求得平均值δ测=10.13μm。结果与计算的δ值基本一致。 δ测与δ基本保持一致的结果验证了公式δ= d0/2的正确性。该公式在产品设计和生产中有实际指导作用。针对现状，d0在各种规格产品中通常为0.20 mm、0.25 mm、0.30 mm有限几个尺寸之一，设计上，以要求的δ值为基础，通过电容量倍数比n直接判断氧化后电容量；生产过程中，通过实际获得的容量倍数比n，直接判断δ值是否达到要求，使用简便、有效。另外，用耐电压V耐和V测的比值V耐/V测作为纳入化层抗电强度，在选择瓷料和设计时也可参考。δ测值与δ值有时有一定偏差，原因是：公式假定氧化层介电常数和原来的一样，氧化层厚度均匀，氧化程度充分并均匀，即为一理想的薄层。如δ测与δ相差明显，则有可能氧化层并未恢复到接近原来的介电常数，很可能工艺上氧化不充分，或氧化是充分的，但瓷料本身工艺性能存在问题。 图3为一氧化不充分的瓷片，氧化层衬度不明显，很淡，通常为氧化温度不够和氧气氛不足所造成。这种瓷片，介质损耗明显偏大（DF值往往大于5%），耐电压和绝缘电阻很差，在耐电压试验时多数会发生击穿。 图4为氧化层外深内浅，表明氧化程度不一致，工艺上一般是氧气氛或时间不足。这种片一般表现为介质损耗偏大，耐电压和绝缘电阻较差，工艺上须进行重复再氧化。 图5为氧化层出现多层现象。一般是由于氧化气氛不稳定所造成，这种片耐电压稍差，介质损耗偏大。另外，如图6，重复再氧化产品也会出现叠层现象，不同的是衬度相对更深，氧化程度比前一种情况高，一般经过重复再氧化后，由于氧化程度提高，氧化层厚度增大，所以耐电压和绝缘电阻相对提高，介质损耗相对降低。 图7为过渡层明显过宽，该层处于氧化层和半导体之间，本身阻容性兼而有之（类容性二极管，但反向电阻不够大），这种瓷片介质损耗偏大，耐电压和绝缘电阻不够稳定，可能在反复充电情况下变化较大以致失效。 图8为氧化层厚度参差变化，很不平整，主要由于烧结时整个瓷体成瓷一致性不好，导致再氧化阶段氧化扩散渗透深度不一致。这种关键瓷片往往在再氧化时，虽然可以通过调整工艺规范作出电容量合格的产品，但往往耐电压和绝缘电阻检验合格率较差，或可靠性不良。必须在烧结工艺上加以控制。 以下为图1产品芯片示意图，图2至图8为二次电子成像（SEM）分析图。 图1 至图8：产品芯片及其二次电子成像（SEM）分析图 以上分析总结对表面型半导体陶瓷电容器芯片的