Verilog HDL数字集成电路设计原理与应用 教学课件 作者 蔡觉平第7章.pptVIP

　　　　　　在EDA技术高度发达的今天，没有一个设计工程师队伍能够用人工方法有效、全面、正确地设计和管理含有几百万个门的现代集成电路。利用EDA工具，工程师可以从概念、算法、协议等开始设计电子系统， 大量工作可以通过计算机完成，并可以将电子产品从系统规划、电路设计、性能分析到封装、版图的整个过程在计算机上自动完成。这样做有利于缩短设计周期、提高设计正确性、降低设计成本、保证产品性能，尤其是可增加一次投片的成功率，因此这种方法在大规模集成电路设计中已经普遍被采用。　　利用EDA工具进行集成电路设计需要遵循一定的设计流程，这样才能保证设计任务高效率地完成。数字集成电路设计方法的典型流程如图7.1-1所示。下面分别介绍各个设计阶段的主要任务。 　　 　　图7.1-1 集成电路设计的典型流程 7.1.1 设计规范　　设计流程从已写出的设计规范开始。设计规范文件是一个包含功能、定时、硅片面积、功耗、可测性、故障覆盖率以及其它的设计准则的详细说明书。设计规范描述了项目完成的功能，确定了设计的总体方案，以平衡各个方面的因素，对整个项目有一个初步的规划。在系统设计阶段，根据对设计面积、功耗、I/O和IP使用等情况的估算，确定所使用的芯片工艺和设计工具。有了设计规范，就可以进行设计划分。 7.1.2 设计划分　　设计划分过程就是把一个复杂设计逐渐划分成较小而且较为简单的功能单元。这样一个过程通常被称为自顶向下的设计方法，或者是分层设计法。HDL可以为需要进行划分、综合和验证的大型复杂系统提供一个通用框架，它支持具有混合抽象级别的自顶向下设计，可以将大型设计中的各部分链接在一起，来进行整个设计的功能和性能验证。 7.1.3 设计输入　　设计输入是指将设计划分阶段定义好的模块借助一定的设计输入手段转换为EDA工具能接受的信息格式。目前主要的设计输入手段有高级硬件描述语言HDL(Verilog HDL/VHDL)和原理图等。HDL语言支持不同层次的描述，不依赖于各个厂家的工艺器件，便于修改。　　逻辑输入工具的功能是把逻辑图、状态机、真值表输入到计算机中，并进行语法、可综合性检查等。目前主流工具有Cadence公司的Composer、Synopsys公司的Leda以及UltraEdit、Vim等第三方编辑工具。 　　Leda是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog HDL描述或者对两者的混合描述进行检查，加速SoC的设计流程。Leda预先将IEEE可综合规范、可仿真规范、可测性规范和设计复用规范进行了集成，以提高设计者分析代码的能力。　　UltraEdit是一款功能强大的文本编辑器，可以编辑文字以及多种格式的代码，内建英文单词检查、C++及VB 指令突显，可同时编辑多个文件，而且即使开启很大的文件，速度也不会慢。它是一个使用广泛的编辑器，但它并不直接支持HDL。 读者可以通过官方网站的链接下载Verilog HDL/VHDL的语法文件，并把下载的文件复制到WordFile.txt文件中(在UltraEdit的安装目录下)，一般加在最后。这样就可以使用UltraEdit编辑HDL源代码了。 7.1.4 仿真　　设计输入后，经HDL编译器检查没有语法错误后，就可以对设计进行验证了。这里的验证是指通过仿真软件验证其功能是否符合制定的设计规范，这一阶段的验证常被称为功能仿真或行为仿真。布局布线后，提取有关的器件延迟、连线延迟等时序参数(这些信息在反标注文件中)。在此基础上进行的仿真称为后仿真，也称时序仿真，它是接近真实器件运行的仿真。 　　仿真的结果取决于设计描述是否准确反映了设计的物理实现。仿真器不是一个静态工具，需要Stimulus(激励)和Response(输出)。Stimulus由模拟设计工作环境的Testbench 产生，Response为仿真的输出，由设计者确定输出的有效性。　　目前，仿真工具比较多，其中Cadence公司的NC-Verilog HDL、Synopsys公司的VCS和Mentor公司的ModelSim都是业界广泛使用的仿真工具。 7.1.5 综合　　利用综合器对HDL代码进行综合优化处理，生成门级描述的网表文件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库支持下才能完成。　　综合实际上是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计描述(如HDL文件、原理图等)变换成满足要求的电路设计方案，该方案必须同时满足预期的功能和约束条件。 对于综合来说，满足要求的方案可能有多个，综合器将产生一个最优的或接近最优的结果。因此，综合的过程也就是设计目标的优化过