Verilog HDL数字设计教程 教学课件 作者 贺敬凯 全书 第5章 同步有限状态机设计.pptVIP

第5章 同步有限状态机设计 5.1 同步有限状态机引例 5.2 状态机的基本概念 5.3 状态机的编码方法 5.4 复杂状态机的编写方法 5.5 采用状态机来实现程序算法 5.6 小结 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.1 同步有限状态机引例 5.2 状态机的基本概念 状态机的基本描述方式 状态机的基本要素及分类 同步状态机和异步状态机 单进程、双进程和多进程状态机 5.3 状态机的编码方法 独热编码 直接输出型编码 非法状态的处理 5.4 复杂状态机的编写方法 5.5 采用状态机来实现程序算法 求两数最大公约数的算法 求两数最大公约数的实现 求两数最大公约数的实现 求两数最大公约数的实现 求两数最大公约数的实现 P128 T1、2、3、4、 5、 6、 7、8 always @(current_state,x_i,y_i,go_i,x,y,r) //产生下一个状态的组合逻辑 case(current_state) s0: if(go_i) next_state=s1; else next_state=s0; s1: if(x_i=y_i) next_state=s2; else next_state=s3; s2: begin next_state=s4;end s3: begin next_state=s4;end s4: if(y0) next_state=s5; else next_state=s6; s5: begin next_state=s4;end s6: begin next_state=s0;end default: next_state=s0; endcase always @(negedge clk) //产生输出和中间变量的组合逻辑 case(current_state) s2: begin x=x_i;y=y_i;end s3: begin x=y_i;y=x_i;end s5: begin r=x%y;x=y;y=r; end s6: begin d_o=x; end default: ; endcase endmodule 5.6 小结 在本章，我们讨论了以下知识点： 有限状态机设计的一般步骤： 第一步：理解题意，由给定的逻辑功能建立原始状态图； 第二步：状态化简； 第三步：状态编码； 第四步：选择触发器的个数和类型； 第五步：求出电路的激励方程和输出方程； 第六步：画出逻辑图并检查自启动能力。 用Verilog HDL来描述有限状态机，可以充分发挥硬件描述语言的抽象建模能力，使用always块语句和case选择语句（或if条件语句）及赋值语句即可方便实现。具体的逻辑化简、逻辑电路到触发器映射均可由计算机自动完成，也就是说，上述第四步、第五步和第六步不再需要过多的人为干预，使电路设计工作得到简化，效率也有很大提高。 5.6 小结 等价状态是指两个或多个状态，它们在相同的输入下转换到同一个状态去，并得到一样的输出。显然等价状态是重复的，可以合并为一个。电路的状态数越少，存储电路也就越简单。状态化简的目的就在于将等价状态尽可能地合并，以得到最简的状态转换图。这一步，不管是手工完成设计，还是利用计算机自动设计，都是很重要的。但对于FPGA等可编程逻辑设计，由于可用逻辑资源比较丰富，而且状态编码要考虑设计的稳定性，安全性等因素，所以通常不进行状态化简。 编码方法有很多，编码方案选择得当，设计的电路可以简单，反之，选得不好，则设计的电路就会复杂许多。在实际设计时，须综合考虑电路复杂度与电路性能之间的折衷。在触发器资源丰富的FPGA设计中，采用独热编码既可以使电路性能得到保证又可充分利用其触发器数量多的优势，也可以采取输出编码的状态指定来简化电路结构，以提高状态机的运行速度。 触发器个数可根据状态数确定，要求满足2n-1M≤2n，式中M为状态数，n为触发器的个数。触发器可选为D触发器，事实上D触发器、JK触发器、T触发器等等，其等价电路图很容易实现。 对于任何程序算法，均可采用状态机理论将其转换为纯硬件实现，本章介绍了将程序转化为硬件实现的一种实用的方法。 * * 【例5-1】 设计一个串行数据检测器。电