Verilog HDL数字系统设计——原理、实例及仿真 教学课件 作者 康磊 第1 7章 第5章.pptVIP

　　　　5.1 Verilog HDL内置基元　　Verilog HDL提供了26个内置基元，用于对数字系统实际的逻辑结构进行建模。这些基元包括基本门电路、上拉电阻、下拉电阻、MOS开关和双向开关。 　　这26个基元可以再分类如下：　　(1) 多输入门：and、nand、or、nor、xor、xnor。　　(2) 多输出门：buf、not。　　(3) 三态门：bufif0、bufif1、notif0、notif1。　　(4) 上拉、下拉电阻：pullup、pulldown。　　(5) ?MOS开关：cmos、nmos、pmos、rcmos、rnmos、rpmos。　　(6) 双向开关：tran、tranif0、tranif1、rtran、rtranif0、rtranif1。 　　这些基元调用语句的语法格式如下：　　　门的类型[驱动能力延时]例化的门名字(端口列表);其中，“门的类型”是门声明语句所必需的，它可以是26个基元中的任意一种。“驱动能力”和“延时”是可选项，可根据不同的情况选不同的值或不选。“例化的门名字”是在本模块中引用的这种类型的门的实例名。端口列表按(输出，输入1，输入2，…)顺序列出。 　　下面是门类型的引用:　　　　nand #10 nd1(a,data,clock,clear);　　该语句中引用了一个名为nd1的与非门(nand)，其输入为data、clock和clear，输出为a，输出与输入的延时为10个单位时间。 5.1.1 基本门　　1．多输入门　　多输入门具有1个或多个输入，但只有一个输出。内置的多输入门有6种：and(与门)、nand(与非门)、or(或门)、nor(或非门)、xor(异或门)、xnor(异或非门)。　　多输入门实例化语句的语法格式如下：　　　gate_type instance_name (output, input1, …, inputN); 图5.1 多输入门的输入/输出关系 　　1) 与门(and)　　图5.2和表5.1所示为与门的逻辑符号和逻辑表。　　例如：　　　and U1(out1, a, b, c, d); 　　　　/*与门U1，输出为out1，有4个输入a、b、c、d*/ 图5.2 与门的逻辑符号 　　2) 与非门(nand)　　图5.3和表5.2所示为与非门的逻辑符号和逻辑表。　　例如：　　　nand U2 (sum, a, b, c); 　　　　/*与非门U2，输出为sum，带有3个输入a、b、c*/ 图5.3 与非门的逻辑符号 　　3) 或门(or)　　图5.4和表5.3所示为或门的逻辑符号和逻辑表。　　例如：　　　or U3(out,in1,in2)，U4 (out1, a, b, c);　　　　/*或门U3、U4(同类门实例引用简化方式)*/ 图5.4 或门的逻辑符号 　　4) 或非门(nor)　　图5.5和表5.4所示为或非门的逻辑符号和逻辑表。　　例如：　　　nor U5(out,in1,in2)；　　　nor U6 (out1, out, b, c); 　　　　//U5输出out信号连接到U6的输入端口 图5.5 或非门的逻辑符号 表5.4 或非门的逻辑表 　　5) 异或门(xor)　　图5.6和表5.5所示为异或门的逻辑符号和逻辑表。　　例如：　　　xor U7(out,in1,in2)；　　　xor U8 (out1, out, in1, c); 　　　　//in1信号连接到U7、U8的输入端口 图5.6 异或门的逻辑符号 表5.5 异或门的逻辑表 　　6) 异或非门(xnor)　　图5.7和表5.6所示为异或非门的逻辑符号和逻辑表。　　例如：　　　xnor U11(out,in1,in2)；　　　xnor (out1, out, b, c); //没有实例名 图5.7 异或非门的逻辑符号 表5.6 异或非门的逻辑表 　　2．多输出门　　多输出门具有一个输入、一个或多个输出。内置的多输出门有两种：buf(缓冲门)和not(非门)。　　多输出门实例语句的语法格式如下：　　　gate_type instance_name(output1,…,outputN,input);其中，gate_type为门类型，是上述的两种多输出门之一；instance_name是这个实例门的名称；端口output1, …, outputN是输出端，最后一个端口input是输入端。多输出门的形式如图5.8所示。 图5.8 多输出门 　　图5.9和表5.7为多输出门的逻辑符号和逻辑表。 图5.9 多输出门的逻辑符号