Verilog HDL数字系统设计——原理、实例及仿真 教学课件 作者 康磊 第8 13章 第9章.pptVIP

　　　　　9.1 触 发 器　　触发器是能够存储或记忆一位二进制信息的基本单元电路。触发器有两个基本特点：第一，有两个能够保持的稳定状态，分别用逻辑0(称为0状态)和逻辑1(称为1状态)表示。第二，在适当输入信号作用下，可从一种稳定状态翻转到另一种稳定状态，并且在输入信号取消后，能将新的状态保存下来。为了明确表示触发器的状态，通常把接收输入信号之前的状态称为现态，记作Qn，将接收输入信号之后的状态称为次态，记作Qn+1。 　　触发器的种类很多，分类方法也各不相同。按触发器的触发方式分，有电位触发方式的触发器、主从触发方式的触发器和边沿触发方式的触发器等几种。按照触发器的逻辑功能来分，有R-S触发器、D触发器、J-K触发器和T触发器等。 9.1.1 R-S触发器　　时钟信号CP高有效的钟控R-S触发器逻辑符号见图9.1。钟控R-S触发器的状态转移真值表见表9.1，表中示出的均为CP有效(CP=1)时的情况。 图9.1 钟控R-S触发器的逻辑符号 　　从表9.1中可以看出，输出Qn+1的状态受R、S的控制，当S=1、R=0时，输出Qn+1=1，实现触发器的置1功能；当S=0、R=1时，输出Qn+1=0，实现清零功能；当S=0、R=0时，输出Qn+1= Qn，即保持原有状态不变。按照上面分析的S和R的功能，S称为置位信号(使Qn+1=1)，R称为复位信号(使Qn+1=0)。　　注意：当控制输入端R和S同时为1时会出现不确定的状态，必须避免这种情况的发生，因此基本R-S触发器在工作时必须满足约束条件，即R·S=0。　　代码9.1是用4个与非门实现的钟控R-S触发器模块，其功能仿真结果如图9.2所示。 图9.2 基本R-S触发器的功能仿真结果 　【代码9.1】 钟控R-S触发器模块。 9.1.2 D触发器　　D触发器是应用非常广泛的电路，它在使用时没有约束条件，可以方便地构成各种时序逻辑电路。　　图9.3是上升沿触发的D触发器的逻辑符号。表9.2是D触发器的状态转移真值表。D触发器的功能是在满足触发条件的情况下，Qn+1=D。 图9.3 D触发器的逻辑符号 　　1．基本功能D触发器 　　代码9.2是实现上升沿触发的D触发器基本功能的Verilog HDL模块代码。其功能仿真如图9.4所示。 图9.4 D触发器的功能仿真结果 　　【代码9.2】 上升沿触发的D触发器模块。 　　2．带异步置位复位端的D触发器　　实际应用中的触发器为了便于控制，通常还设置有复位信号R和置位信号S。复位信号和置位信号对电路状态的影响有同步和异步两种控制方式。　　异步置位复位信号的变化直接影响着电路的状态，而与时钟信号CP无关。表9.3是异步复位置位(R和S高电平有效)D触发器的状态转移真值表。 　　代码9.3实现了一个具有异步复位置位功能、上升沿触发的D触发器模块。其功能仿真结果如图9.5所示。 　【代码9.3】 带异步置位复位端的D触发器模块。 图9.5 具有异步置位复位功能的D触发器的功能仿真结果 　　3．带同步置位复位端的D触发器　　同步置位和复位控制信号对触发器电路状态的影响受到时钟信号CP的控制，只有在时钟信号有效的情况下才会影响触发器的输出状态。表9.4是在时钟信号CP上升沿实现同步复位和置位功能的D触发器的状态转移真值表。　　代码9.4是另一个描述D触发器模块的Verilog HDL程序，与代码9.3不同的是其复位和置位功能是同步的。其功能仿真结果如图9.6所示。 　【代码9.4】 同步置位复位端D触发器模块。 图9.6 具有同步置位复位功能的D触发器的功能仿真结果 9.1.3 JK触发器　　JK触发器既能够解决钟控R-S触发器中对输入信号的条件约束问题，同时与D触发器相比又具有较强的控制功能，其应用非常广泛。　　图9.7是下降沿触发的JK触发器的逻辑符号。表9.5是JK触发器的状态转移真值表。从表9.5可以看出，与D触发器相比，JK触发器还具有状态翻转功能。　　代码9.5是JK触发器模块的Verilog HDL程序，该模块具有异步复位和置位控制端，其功能仿真结果如图9.8所示。 图9.7 JK触发器的逻辑符号 　【代码9.5】 带异步置位复位端的JK触发器模块。 图9.8 具有异步置位复位功能的JK触发器的功能仿真结果 9.1.4 T触发器　　T触发器的逻辑功能比较简单，只有保持和翻转功能，其逻辑符号见图9.9，状态转移真值见表9.6。 图9.9 T触发器的逻辑符号 　【代码9.6】 钟控T触发器模块。 图9.10 T触发器的功能仿真结果 　　　　　　9.2 计 数 器9.2.1 常用的二进制计数器　　1．基本同步计数器　　基本计数器是指能够实现简