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EDA 课程设计报告 ——数字电子钟 —— 交通灯 指导老师：史丽华 姓 名 : 卢仕杰 专 业 ：10级测控技术与仪器 学 号 ：201020303224 组 员 ：戢 飞 2012年12月 题目一：数字电子钟的设计 一、设计要求与方案 1、设计一个具有“时”，“分”，“秒”的十进制数字显示 （小时从0~23）的计数器。 2、具有手动校时、校分的功能。 3、具有整点报时功能。 二、实验目的 1、掌握多位计数器相连的设计方法。 2、掌握16进制，24进制，60进制计数器的设计方法。 3、掌握CPLD技术的层次化设计方法。 4、了解软件的元件管理含义以及模块元件的连接概念。 5、掌握电子电器一般的设计方法，并了解电子产品的研制开发过程。 6、培养独立分析问题的能力。 三、硬件要求 1、6位8段扫描共阴极数码显示管。 2、三个按键开关（清零，调时，调分）。 四、设计原理 数字钟是将“时”，“分”，“秒”显示人的视觉器官的计时装置，它的计时周期为24小时，显示满刻度为23时59分59秒，另外使各校时功能和报时功能，因此，一个基本的电子钟电路主要由“时”“分”“秒”计数器报时电路组成，将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，没累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”，“时计数器”采用24进制计数器，可实现对一天24小时的累计，译码显示电路将“时”“分”“秒”计数器的输出状态6段显示译码器译码，通过6位LED7段显示器显示出来。 五、详细设计流程 （一）顶层文件及仿真图: 由于使用分频器使得总仿真波形图的效果不是很好，为了使仿真图看上去方便，所以仿真时将分频器去掉，同时加了另一个频率比较大的时钟脉冲clk2。总仿真图（部分截图）如下： 此时显示时间为：02∶07∶09。 此时显示时间为：02∶07∶27。 （二）秒位（CNT60） 1、程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY MIAO IS PORT (CLK , RESET,setmin: IN STD_LOGIC ; daout : OUT STD_LOGIC_VECTOR (6 DOWNTO 0); enmin :out std_logic) ; END MIAO ; ARCHITECTURE BY OF MIAO IS SIGNAL A1 : STD_LOGIC_VECTOR (6 DOWNTO 0) ; signal q:std_logic; signal m:std_logic; BEGIN PROCESS (CLK , RESET,setmin ) BEGIN IF RESET =1 THEN A1 = 0000000 ;q=0; ELSIF CLKEVENT AND CLK =1 THEN IF A1 16#60# THEN IF A1 = 1011001THEN A1 = 0000000 ; q =1; ELSE A1 =A1 + 1 ;q=0; IF A1(3 DOWNTO 0) =1001 THEN A1 = A1 + 7 ; END IF ; END IF ; END IF ; END IF ; END PROCESS ; daout=A1; m=(setmin and clk); enmin=(m or q); END ARCHITECTURE BY ; 2、秒位波形仿真图： （三）分位(cnt11) 1、程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY FEN IS PORT (CLK , clk2,RESET,sethour: IN STD_LOGIC ; daout : OUT STD_LOGIC_VECTOR (6 DOWNTO 0); enhour :out std_logic) ; END FEN ; ARCHITECTURE BY OF FEN IS SIGNAL A1 : STD_LOGIC_VECTOR (6 DOWNTO 0) ; signal q:std_logic; signal m:std_logic; BEGIN PROCESS (CLK ,clk2, RESET,sethour ) BEGIN