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硬件描述语言设计与验证实验.pdf
硬件描述语言设计与验证实验
将aes_core.rat, counter.rar 分别解压至两个目录下。
1、启动NClaunch
打开开始菜单，选择 Programs – Cadence Design Systems – Design Verification –
NCLaunch.
2 、NClaunch 启动后，会首先显示一些工作模式供设计者选择：
点选“Multiple Step ”。
出现如下窗口：
3、设置工作目录：File set design directory ， 设为包含verilog 源文件的目录。例如这里
是 c:\nc_test\counter ，目录下有counter.v 和test.v 两个文件。
出现的窗口中依次点 “create cds.lib File ”、“保存”
出现如下对话窗口：
选中 “Don’t include any libraries ”后按“ok”，关闭窗口。
4 、Compile：
选中两个文件后点NClaunch 中的图标 ，或菜单中tools verilog compiler ，进行编译。
若最下面的窗口栏显示没有错误，则右侧窗口栏中双击展开 worklib 后会看到出现
counter 和test 两个模块名称。
5、Elaborate:
选中worklib 中的顶层模块（这里是test ），点图标 。若最下面的信息栏显示没有错误，
则说明成功。
6、仿真
选中“Snapshots”下的 “worklib.test: module ”, 然后点 ，可以启动仿真器。
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