EDA技术与应用 教学配套课件 陈海宴 第8章 系统仿真与ModelSim软件使用.pdfVIP

第8章系统仿真与ModelSim软件使用 • 8.1系统任务与函数 • 在Verilog 中定义了很多系统任务和函数，这些系统任务和 函数主要用于仿真，有助于实现高效的仿真和有效的仿真 分析。 • 1、$display与$write • $display和$write是两个系统任务，两者的功能相同，都 用于显示模拟结果，其区别是$display在输出结束后能自 动换行，而$write不换行。 • $display 和$write的使用格式为： • $display （“格式控制符” ，输出变量名列表） • $write （“格式控制符” ，输出变量名列表） • 例如： • $display （$time，，，”a=%hb=%hc=%h” ，a，b，c ）； • 2、$monitor和$strobe • 与$display和$write类似，$monitor和$strobe也属于仿真结 果显示与输出系统任务。它们的使用格式如下： • $monitor （”显示格式控制符”,输出变量列表）; • $strobe （”显示格式控制符”,输出变量列表）; • $monitor就像有一个独立的监视器，每当输出变量列表中 的变量发生变化时，$monitor任务就执行一次。 • 3、$time和$realtime • $time和$realtime是显示仿真时间标度的系统任务，这两 个系统任务被调用时，可以返回当前的仿真时刻表。两者 的区别在于$time返回的是整数时间值，$realtime返回的 是实数时间值。 • 在modelsim下仿真后输出结果显示为： • #0       a=x • #10      a=1 • #20      a=2 • 如果将$time改为$realtime，那么仿真后输出显示为： • #0        a=x • #10.1     a=1 • #20.2     a=2 • 4、$finish与$stop • 系统任务$finish与$stop用于对仿真过程进行控制，分别表 示结束仿真和中断仿真。 • $finish与$stop的使用格式如下： • $stop; • $stop(n); • $finish; • $finish(n); • n是$finish与$stop 的参数，n可以是0、1、2 等值，分别表示以下含义： • 0 ：不输出任何信息； • 1：给出仿真时间和位置 • 2：给出仿真时间和位置，还有其他一些运 行统计数据。 • 如果不带参数，则默认的参数是1. • 5、$readmemh与$readmemb • $readmemh与$readmemb是属于文件读写控制的系统任务 ，其作用都是从外部文件中读取数据并放入存储器中。两 者的区别在于读取数据的格式不同，$readmemh为读取十 六进制数据，而$readmemb为读取二进制数据。 $readmemh与$readmemb的使用格式为： $readmemh （”数据文件名”,存储器名,起始地址,结束地址）; $readmemb （”数据文件名”,存储器名,起始地址,结束地址）; • 其中，起始地址和结束地址均可以采用默认，如果缺省起 始地址，表示从存储器的首地址开始存储；如果缺省结束 地址，表示一直存储到存储器的结束地址。 • 6、$random • $random是产生随机数的系统函数，每次调用该函数将返 回一个32位的随机数，该随机数是一个带符号的整数。 • 8.2 用户自定义原语 • 利用用户自定义原语（User Defined Primitives，即 UDP），用户可以自行定义和调用基本逻辑元件。用户定 义基本单元（UDP、User Defined Primitive）和Verilog HDL 内部的基本单元相似，但UDP只能用于仿真程序中，不能 用于可综合的设计描述。用真值表可以描述组合逻辑UDP 元件和时序逻辑UDP元件。 • 2、UDP的应用 • UDP在ASIC库单元开发、中小型芯片设计中很有用，主要 表现在以下方面： • （1）可以使用UDP扩充已定义的基本单元集； • （2 ）UDP是自包容的，也就是不需要实例化其它模