纳米级工艺下多核处理器功耗评估与优化技术.pdfVIP

第 6 卷第 2 期 信息技术快报 Vol.6 No.2 Information Technology Letter Mar. 2008 纳米级工艺下多核处理器 功耗评估与优化技术 张戈 张量 杨荣秋 摘要：随着处理器设计进入纳米级工艺，功耗不可避免地成为阻碍摩尔定律继续快速前进的主要因素之一。 与此同时片上多核处理器(Chip Multiple Processors--CMP) 已成为当今处理器设计的主流。本文主要从体系结 构设计的角度，对纳米级工艺下片上多核处理器的功耗评估方法及不同构件的低功耗技术进行概括性介绍， 为目前片上多核处理器的结构设计提供参考。 关键词：片上多核处理器；低功耗 1 引 言 功耗已经成为了目前处理器设计中第一位的限制因素，但是处理器设计者追求高性能的 脚步并不会因此而停止。目前越来越多的处理器朝着片上多核的方向发展，而有效的功耗结 构设计是决定这些处理器是否具有可扩展潜力以及好的性能功耗比的重要因素之一，因此越 来越多的设计者开始关注多核处理器的功耗评估和功耗优化方法。 片内多核处理器结构的主要设计思想是通过简化超标量结构，将多个相对简单的超标量 处理器核集成到一个芯片上，这样可以充分利用工艺进步带来的芯片面积上数以亿计的晶体 管的增加，同时避免连线延迟的影响，并充分开发线程级并行性（Thread-Level Parallelism， TLP ），提高处理器吞吐量。出于上述原因，片内多核已经势不可当地成为了当今通用处理 器的主流发展方向。但是，功耗问题在多核处理器设计中并没有得到很好的解决，尤其在纳 米级工艺条件下（90 纳米以下），一些新的功耗问题，如漏电功耗等使得片上多核的功耗问 题更加突出。因此多核处理器更加需要良好的功耗解决方案，低功耗设计也成为了贯穿多核 处理器各个层次设计的主要考虑因素之一。 从体系结构角度看，多核处理器主要包括处理器核、核间互连以及片上存储体（Cache ） 三个主要部分。片上多核处理器的低功耗研究可以围绕功耗评估，处理器核功耗优化，片上 网络功耗优化以及片上缓存功耗优化这四个方面对各部分展开，其中功耗评估是处理器低功 耗设计的基础。本文下面对这几个方面做概括性综述。 2 功耗评估 1 CMOS 电路产生的功耗主要分为动态功耗和静态功耗。动态功耗与电路工作时的翻转 率有关，而静态功耗主要由漏电流引起，不管电路是否工作，都一直存在。动态功耗与供电 电压和工作频率关系密切，静态功耗则与晶体管阈值电压关系很大。随着线宽变窄及阈值电 压的降低，静态功耗在总功耗中的比重正在不断增大。例如，由于不能很好地控制 90 纳米 级工艺条件下不断增大的漏电流，Intel 就曾多次推迟其 90 纳米芯片的开发计划。 功耗评估研究的两个焦点问题是精度和效率问题。通常来讲，功耗评估和优化工作的抽 象层次越高，其分析精度就越差，但其分析效率和功耗优化技术的成效就越好；反之，抽象 1 Complementary Metal Oxide Semiconductor ，互补金属氧化物半导体 17 纳米级工艺下多核处理器功耗评估与优化技术 层次越低，其分析精度就越高，但其分析效率和功耗优化技术的成效就越差。具体的功耗分 析方法根据芯片的不同设计阶段可以分为以下几种：（1）结构级的功耗分析方法，在性能模 拟器上进行功耗分析；（2 ）逻辑级的功耗分析方法，在 RTL2代码设计完成之后进行功耗分 析；（3 ）门级（网表级）的功耗分析方法，使用逻辑综合之后的门级网表和互连线延时模型， 或者布局、布线完成之后的网表和版图寄生参数进行功耗分析；（4 ）晶体管级的功耗分析方 法。其中前两个阶段的功耗分析方法由于不需要任何真实电路的实际信息，因此属于较高层 次的功耗分析方式，一般在逻辑综合之前进行。门级和晶体管级的功耗分析方法必须在物理 设计阶段进行。 在片上多核处理器的设计中，由于处理器各个层次的设计都受到功耗因素的制约，不同 构件间又存在相互影响，能在设计早期就对功耗进行完整和准确的测量，并对不同的设计方 案做出