第3章 EDA工具软件与设计入门.ppt

3.1 EDA设计流程 2. HDL文本输入法 3.1.2 设计实现 综合 2.适配 3.1.3 设计仿真 图3-6 专用配置器件对FPGA的配置原理图 图3-7 EPC2配置FPGA的电路原理图 图3-9 用89C52进行配置 3.3 常用EDA工具软件 3.3.1 MAX+ plusⅡ概述 3.4 MAX+ plus II的原理图输入设计示例 3.4.1 一位全加器的设计 2）存盘 3. 将设计项目设置成工程文件(PROJECT) 4. 选择目标器件并编译 5. 时序仿真 选择需要观察的信号节点 3) 设置仿真参数 4) 设定仿真时间 5) 设置输入信号波形 6) 波形文件存储 7) 运行仿真器 8) 观察分析波形 9) 延时精确测量 10) 元件包装入库 引脚锁定方法 7. 编程下载 3) 编程下载 该文件夹一定要处于打开状态 由此选择路径的盘符 由此选择输入元件路径 基本逻辑元件库中的元件 由此输入元件名称 参数可设置兆功能元件库 当前工作库 基本逻辑元件库如门、触发器等 3) 调用元件 宏功能元件库 将当前设计文件设定为工程文件 注意，此路径的指示文件 始终指向当前的工程文件！ 将该选项的“√”消去，以便显示出所有速度级别的器件 开始编译/综合工程文件---全加器 消掉此设置 1) 建立波形测试文件 2) 输入信号节点 取消Snap to Grid前面的“√” 基准线与鼠标间的时间间隔，可用于定性测试波形间的延时 将此段拖黑，再按左侧的赋值“1”按钮，可将此段置为高电平 依次为: 赋值“0” 赋值“1” 赋不定值“X” 赋高阻值“Z” 赋值取反 时钟周期赋值 总线顺序赋值 总线赋值 FSM状态赋值 放大 缩小 图3-22 为设计项目的输入信号添加适当波形 波形文件名是默认的 在工程路径中有了adder元件 * * 第3章 EDA工具软件与设计入门 本章提要： EDA设计流程 CPLD和FPGA的编程与配置方法 常用EDA工具软件 MAX+plusII的原理图输入设计 教学方法: 在讲MAX+plusII的原理图输入设计方法时，应先安装软件，然后边示范边讲解 原理图/VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 1、功能仿真 2、时序仿真 逻辑综合器 结构综合器 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构配置 4、OTP器件编程 功能仿真 应用FPGA/CPLD的EDA开发流程 设计输入——将要设计的电路以开发软件要求的某种形式表达出来，并输入计算机， 设计输入 图形输入法：原理图、状态图和波形图 文本输入法：VHDL语言，ABEL HDL或Verilog-HDL 3.1.1 设计输入 1. 原理图输入法 原理图由逻辑器件(符号)和连接线构成，特别适合用来描述接口和连接关系。 优点： (1)类似于画图, 适于未掌握HDL的设计者 (2) 形象直观，适用于初学或教学演示。 (3) 对于较小的电路模型，其结构与实际电路十分接近，设计者易于把握电路全局。 (4) 接近于底层电路布局，因此，易于控制逻辑资源的耗用，节省面积。 原理图输入法的缺点： (1) 兼容性较差，不便交流和管理。 (2) 电路功能的易读性下降，排错困难，整体调整和结构升级困难。 (3) 原理图的电路结构和元件已定，留给综合器和适配器的优化选择空间有限,偏离了EDA的本质涵义。 (4) 必须直接面对硬件模块的选用，行为模型的建立将无从谈起，无法实现自顶向下的设计方案。 这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。 设计实现主要由EDA开发工具依据设计输入文件自动生成用于器件编程、波形仿真及延时分析等所需的数据文件。此过程对开发系统来讲是核心部分，但对用户来说，几乎是自动化的，设计者无需过多做什么工作，只需根据需要，通过设置“设计实现策略”等参数来控制设计实现过程，从而使设计更优化。 将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给