理工01计12 《计算机体系结构》第五章导读.docVIP

理工01计12 《计算机体系结构》第五章导读 一、 计划与要求 1．学习时间：15-17周（5月26日-6月15日）学完； 2．学习内容：第五章讲稿覆盖的内容； 3．学习方法：以讲稿为导引读懂教材内容后，能回答思考题为重点； 4．完成作业：独立完成下述4道作业，在第17周末（6月15日）前E-mail到： 地址：hwd@cma.gov.cn 主题：学号末2位+姓名（第五章 作业），以马彬彬为例： 主题：02马彬彬（第五章 作业） 在作业纸上写上: 02马彬彬（第五章 作业） 将在网上批改作业，以电子文档E-mail回复及公布标准答案。 二、思考题 掌握存储层次原理，性能参数（C、H、Ta、Tm）。 能进述“Cache——主存”与“主存——辅存”层次的主要区别（目的、速度、页大小）。 理解存储层次的四大问题：映象规则(全相联、直接、组相联)；查找方法：替换算法（随机、FIFO、LRU）；写策略（写直达法、写回法）。 Cache性能定量分析：失效率、平均访问时间，考虑存储停顿影响CPU，及其CPU时间计算。 提高主存性能的四种方法：①增加存储宽度②多体交叉③独立存储体④避免体冲突原理及优缺点。 虚拟存储原理（页式），TLB原理/目的。 三、作业（习题五 P255） 1．5．1题：第1-2行的8个术语，按写分配法，不按写分配法，命中时间， 失效率，失效开销，多体交叉存储器，存储体冲突，TLB 2．5．2题 3．5．6题 4．5．9题 四、讲稿 第五章 存储层次 本章研究计算机体系结构设计中关键问题之一： 如何以合理的价格设计容量和速度满足计算机系统要求。 5.1存储器的层次结构 5.1.1从单级存储器到多级存储器 存储器三个指标：容量大、速度快、价格低（每位价格） 容量：再大的存储器，用户都有足够大、足够复杂应用程序使存储器不够用。 速度：跟上CPU速度，足够快速度向CPU提供指令和数据。近年CPU提高快、 存储器速度要求越高。 价格：不能太高，人们要求越低越好，至少是合理。 三者是矛盾的： 速度越快，每位价格就越高；→满足性能，采用容量小、快速存储器。 容量越大，每位价格就越低；→与下行同 容量越大，速度越慢。→满足容量大、价格低，采用大容量存储器技术。 解决矛盾的办法：采用多级存储层次。如图5.1 CPU M1 M2 Mn 存储层次思想是： M1，M2，M3--Mn用不同技术实现。层间以块或页为单位传递数据。 近CPU的M1，速度快、容量小、每位价格最高；远离CPU的Mn速度慢、容量大，每位价格最低。任何相邻两级、近CPU存储器容量小、速度快、价格高。 总体目标是：从CPU角度看，存储系统速度接近M1，容量和价格接近Mn。 利用局部性原理实现。越近CPU的层，CPU访问频率高，最好大多数访问在M1完成。把近期使用的程序和数据尽量放在M1层。CPU访存时，先访问M1，若M1找不到，就访问M2，相关块或页面调入M1，M2找不到，访问M3；依次类推。 5.1.2存储层次的性质参数 考虑两级存储层次 M1：容量（S1）访问时间（TA1），每位价格（C1） M2：容量（S2）访问时间（TA2），每位价格（C2） 存储层次平均每位价格C： C = C1*S1+C2*S2 S1+S2 当S1S2时，C1≈C2 命中率H：CPU访问存储系统时，在M1中找到所需信息的概率。 访问M1和M2的次数分别为N1和N2 H = N1 N1+N2 不命中率或失效率F：CPU访存时，在M1中找不到所需信息的概率。 F = 1 – H 平均访存时间TA 命中，只需访问M1级。命中时间：TA1； 不命中，访问M1级（TA1），还要访问M2级（TA2）；加上传送信息块 时间TB。 不命中时间：TA1 + TA2 + TB = TA1 + TM 失效开销： TM = TA2 + TB 平均访问时间推导： TA = H*TA1+（1-H）*（TA1+TM） = H*TA1+ TA1- H*TA1 + TM – H*TM = TA1 +（1-H）TM ∴ TA = TA1 + F*TM 5.1.3“Cache—主存”和“主存—辅存”层次 这是常见的两种层次结构。 1、“Cache—主存”层次 CPU和主存之间性能差距越来越大（如图5.2所示），用Cache解决。在CPU与主存之间加入Cache层，如图5.3（a）。Cache速度快、容量小、每位价格高。目的：弥补主存速度不足。主要由硬件实现。 2、“主存—辅存”层次 见图5.3（b）。主存外加一个容量更大，每位价格更低，速度更慢的辅存。 目的：弥