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可编程器件及数字系统设计报告皇甫.doc
可编程器件及数字系统设计
实习报告
学院： 仪器科学与电气工程
专业： 电气工程及其自动化
姓名： 皇甫幼朋
学号：
实习地点：吉林大学朝阳校区地质宫416
实习时间： 2010-08-16——2010-08-26
指导教师： 张怀柱、李春生
一、基本逻辑设计及调试
1、7段译码器；（数码管，DIP拨码开关）
2、BCD码加法器；（数码管，DIP拨码开关）
3、计数（分频）器；（数码管）
4、按键去抖
5、抢答器
1.七段译码器
一、实验目的
1、学习基于VHDL 语言设计组合逻辑。
2、学习VHDL 语言的编程规范，初步养成良好的编程习惯。
二、实验平台
微机一台（Windows XP 系统、安装QuartusⅡ等相关软件）、CPLD 学习板一块、5V 电源线一个、下载线一条。
三、设计要求
设计一个 7 段数码管显示译码器，并用4 位拨码开关和数码管验证其功能。
四、设计提示
1. 设计方案
显示译码器是一种比较常用的组合逻辑模块，可以通过多种方式来实现。
方法一： 采用经典设计方法，用基本门电路设计实现；
方法二： 调用现成的 74 系列功能模块（如7447）实现；
方法三： 基于VHDL 语言设计实现。
2．硬件连接图
为了共用外围器件，可以采用4 位拨码开关和1 个4 位共阳数码管（后面的实验会用到）来验证设计，硬件连线图如下。
3. 软件设计
（1） VHDL 源程序
建立工程，输入以下源文件：
文件名：Seg7.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity seg7 is
port (
swd: in std_logic_vector(3 downto 0);
seg: out std_logic_vector(7 downto 0));
end seg7;
architecture behave of seg7 is
begin
process (swd)
begin
case swd is
when "0000"=> seg <=;
when "0001"=> seg <=;
when "0010"=> seg <=;
when "0011"=> seg <=;
when "0100"=> seg <=;
when "0101"=> seg <=;
when "0110"=> seg <=;
when "0111"=> seg <=;
when "1000"=> seg <=;
when "1001"=> seg <=;
when "1010"=> seg <=;
when "1011"=> seg <=;
when "1100"=> seg <=;
when "1101"=> seg <=;
when "1110"=> seg <=;
when "1111"=> seg <=;
when others=> seg <=;
end case;
end process;
end behave;
（2） 编译
对文件seg7.vhd 进行编译综合及管脚分配后，执行一次全编译。
（3） 仿真
使用QuartusⅡ对其进行仿真。
3. 下载调试
利用 QuartusⅡ 的 Programmer 将编译好的 pof 文件下载到 EPM240 当中。下载完成后，改变 4 位拨码开关的输入状态，观察数码管显示情况是否符合设计要求。如不符合，重复以上步骤。
4.仿真波形图
2.8421BCD码加法器
一、实验目的
1、 学习基于VHDL 语言设计组合逻辑。
2、 学习VHDL 语言的编程规范，初步养成良好的编程习惯。
二、实验平台
微机一台（Windows XP 系统、安装QuartusⅡ等相关软件）、CPLD 学习
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