实验一 与或非门组合逻辑实验_V_00_01_20080620.docVIP

实验一 与或非门组合逻辑实验 一．实验目的 1. 通过简单的组合逻辑实验，掌握Xilinx FPGA的设计过程以及ISE软件的使用方法。 2. 理解实例化模块的概念 3. 体会硬件高层次描述与低层次描述的差别 二．实验说明 本实验要求使用XiLinx ISE软件对EFX-SP3开发板进行编程，实现与、或、非的逻辑功能。期间要用到开发板上的输入按键和LED灯，这两者的接口定义见下图： 注意，按键和LED灯均为低电平有效（表示按下或亮灯）。 三．实验要求 分别使用assign语句和实例化门的方式实现与、或、非门，以SW2、SW3为输入端（A,B），作为与、或、非门的输入，LED7为与门输出，LED8为或门输出，LED9为非门输出。在完成仿真验证之后，将电路下载到开发板中，观察输入与输出之间是否满足对应门电路的逻辑定义。 四 测试环境(TestBench)的建立 1）测试向量列表(Test Case) 对于较简单的逻辑电路可以通过手工输入Test Bench Waveform的方式来进行测试，测试向量要尽可能实现100%的覆盖。本实验中，对于2bit的输入，组合只有4种。本实验中，对于不同的描述方式，在仿真和于最终实现时要仔细观察其电路行为是否一致。 A B AB A|B !A 行为描述 门级描述 行为描述 门级描述 行为描述 门级描述 0 0 0 1 1 1 1 0 按照仿真结果填写上表，并检查仿真结果是否正确。 2) TestBench示例 建立覆盖所有情况的输入波形。 使用ModelSim在布局后的仿真结果。可见两种描述方式最终结果是一致的。 五 思考问题及扩展实验 1.实现更为复杂的3：8译码器等组合逻辑电路 六 附录 1）源代码 顶层模块 “与”逻辑模块 用行为描述实现。 用门级描述实现。 “或”逻辑模块 用行为描述实现。 用门级描述实现。 “非”逻辑模块 用行为描述实现。 用门级描述实现。 2）TestBench 源代码 以上代码均在Xilinx ISE9.2i和ModelSim 6.2g下调试通过，并可以在SP3S开发板上运行。 3 module logic_top( iSW2, iSW3, oLOG_OUT_AND, oLOG_OUT_OR, oLOG_OUT_NOT, oLOG_OUT_AND_GATETYPE, oLOG_OUT_OR_GATETYPE, oLOG_OUT_NOT_GATETYPE); //input signal input iSW2， iSW3; //output signal output oLOG_OUT_AND, oLOG_OUT_OR, oLOG_OUT_NOT, oLOG_OUT_AND_GATETYPE, oLOG_OUT_OR_GATETYPE, oLOG_OUT_NOT_GATETYPE; //internal signal wire oLOG_OUT_AND, oLOG_OUT_OR, oLOG_OUT_NOT, oLOG_OUT_AND_GATETYPE, oLOG_OUT_OR_GATETYPE, oLOG_OUT_NOT_GATETYPE; //logic begin logic_and andtest( .iA (iSW2), .iB (iSW3), .nOUT (oLOG_OUT_AND) ); logic_or ortest( .iA (iSW2), .iB (iSW3), .nOUT (oLOG_OUT_OR) ); logic_not nottest( .iA (iSW3), .nOUT (oLOG_OUT_NOT) ); logic_and_gatetype andtest_gate( .iA (iSW2), .iB (iSW3), .nOUT (oLOG_OUT_AND_GATETYPE) ); logic_or_gatetype ortest_gate( .iA (iSW2), .iB (iSW3), .nOUT (oLOG_OUT_OR_GATETYPE) ); logic_not_gatetype nottest_gate( .iA (iSW3), .nOUT (oLOG_OUT_NOT_GATETYPE) ); endmodule module logic_and( iA, iB, nOUT); //input sig