实验一-加法器实验总结.ppt

加法器实验总结 几个问题 对层次化设计没有搞清含义 对MAXPLUS2的操作过程不熟悉　 对VHDL的编程不熟悉 课堂上进度快，下课没有巩固看书，难以消化 TOP-DOWN 自顶向下设计 Ｂotoom-up 自底向上设计 ！注意 顶层模块不能和底层模块同名 模块之间不能循环调用 大规模可编程逻辑器件的设计流程 实现全加器的多种VHDL方式 数据流描述 行为描述 结构描述 参考半加器 　 半加器实体说明（entity） 行为描述：注重对象的功能 结构描述：预定义元件连线 数据流描述：用逻辑方程 --configuration配置语句 --最后可用配置语句选择 configuration half_add_con of half_adder is for half_add_b end for; end half_add_con; 半加器补充例： architecture HALF_ADD_B of FULL_ADD is signal abc: STD_LOGIC_VECTOR(1 downto 0); begin abc=ab; ---:并置操作符 p1:process(abc) begin case abc is WHEN “00”=S =‘0’;CO= ‘0’; ---=不是操作符，相当于THEN WHEN “01”=S= ‘1’;CO= ‘0’; WHEN”10”=S= ‘0’;CO= ‘0’; WHEN”11”=S=‘0’,CO= ‘1’; WHEN OTHERS=NULL; end case; end process; end HALF_ADD_B; 简化写法： architecture HALF_ADD_B of FULL_ADD is signal abc,cso: STD_LOGIC_VECTOR(1 downto 0); Begin abc=ab;S=cso(1),CO=cso(0); p1:process(abc) begin case abc is WHEN “00”=cso=00; WHEN “01”=cso=01; WHEN”10”=cso=01; WHEN”11”=cso=10; end case; end process; end HALF_ADD_B; 使用加法运算符 library ieee; use ieee.std_logic_arith.all; …. architecture HALF_ADD _L of HALF_ADD is signal d1,d2,sum:UNSIGNED(1 downto 0); --UNSIGNED无符号型,当信号需要逻辑和算术两种运算时用 Begin d1=‘0’A;d2=‘0’B; sum=d1+d2; CO=sum(1);S=sum()); end HALF_ADD_L; 下次上机实验要给出仿真波形图，最后下载到板上由老师验证签名。将全加器的三种编程写入报告。 * * 系统 子功能块n …… 子功能块2 子功能块1 …… 逻辑块21 逻辑块1m …… 逻辑块12 逻辑块11 …… 逻辑块111 系统 子功能块n …… 子功能块2 子功能块1 …… 逻辑块21 逻辑块1m …… 逻辑块12 逻辑块11 …… 逻辑块111 模块FULL 模块FOUR_ADD 模块 FULL　 器件编程 设计实现 优化、合并、映射、布局、布线 设计输入 电路原理图 硬件描述语言 器件测试 时序仿真 （后期仿真） 功能仿真 （前期仿真） 编译网表提取 数据库建立 逻辑综合 逻辑分割 适配 延时网表提取 编程文件汇编 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY reg12 IS??? PORT(??????? d??????? : IN STD_LOGIC _VECTOR(11 DOWNTO 0);??????? clk??????? : IN STD_LOGIC;??????? q??????? : OUT STD_LOGIC _VECTOR(11 DOWNTO 0));END reg12; ARCHITECTURE a OF reg12 ISBEGIN??? PROCESS??? BEGIN??????? WAIT UNTIL clk = 1;??????? q = d;??? END PROCESS;END a; 库 程序包 实体 结构体 配置 CONFIGURATION 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0