四位数字频率计.docVIP

EDA技术及应用 大作业 题目： 四位数字频率计 班级： 13级计科 嵌入 学号： 姓名： 曹坪  目录  TOC \o 1-3 \h \z \u  HYPERLINK \l _Toc382904319 1.总体设计方案 1  HYPERLINK \l _Toc382904320 2.方案实施与模块设计 2  HYPERLINK \l _Toc382904321 2.1信号控制器的设计 2  HYPERLINK \l _Toc382904322 2.2锁存器的设计 5  HYPERLINK \l _Toc382904323 2.3一位十进制频率计的设计 6  HYPERLINK \l _2.4四位十进制计数器模块设计 2.4四位十进制频率计的设计 . …………………………………..8  HYPERLINK \l _2.5译码显示模块设计 2.5译码显示模块设计…….........................…......……………….... 9  HYPERLINK \l _2.6顶层模块设计 2.6顶层模块设计..............................................................................11  HYPERLINK \l _Toc382904325 3.结论.......................................................................................................15 4.参考文献...............................................................................................15 5附件…………………………………………………………………..16  1 基于VHDL的四位数字频率计的设计 总体设计方案 设计背景：生活中经常会用到频率计数器，我们习惯的是十进制的计数器，而且一位或两位的计数器又不能满足人们的日常需求，所以经常会需要多位的十进制频率计数器。在Quartus II 中，人们可以使用VHDL语言或者Verilog HDL语言来设计自己所需要的计数器。并且Quartus II 中还可以对所设计的器件进行时序仿真，除此之外，Quartus II 还可以进行元件的封装，以便以后用到。 设计要求：设计一个数字频率计，能用数码管动态当前输入频率，结果用四位数码管显示。 设计分析：根据设计要求可知，可以先设计一个计数器，然后加上频率控制模块，显示模块就可达到初步要求。 此系统需用到多路时钟信号，因此在设计时首先考虑之中信号的引入，本设计中从外部输入频率为1Hz的CLK1Hz信号，然后通过编程将此信号进行处理得到所需的多路信号：en是使能信号、lock是锁存信号、rst是复位信号。 设计方案：由要求可知，本次设计需要用到多个模块 信号控制模块：将时钟信号处理得到en、lock、rst 一位十进制计数电路：控制一位数码管的读数 四位十进制计数电路：控制四位数码管的读数 锁存模块：将读数在数码管上显示出来 顶层模块：元件例化 2.方案实施与模块设计 本实验采用从下往上的设计方法，先设计各个模块，然后设计顶层模块。 根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个信号控制发生器产生。当EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST对计数器进行清零，为下1秒钟的计数操作作准备。 2.1信号控制器的设计 设计频率极的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。控制时钟信号clk取为1Hz，2分频后即可查声一个脉宽为1秒的时钟，一此作为计数闸门信号。当t为高电平时，允许计数；当由高电平变为低电平（下降沿到来）时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次上升沿到来之前产生零信号，将计数器清零，为下次计数作准备