Greatest Common Divisor ---最大公约数.ppt

主要内容 算法描述 电路模块 Verilog描述 Modesim仿真结果与结论 综合结果 算法描述 电路模块 Verilog description1/3 //description the D_regs of A_hlod and B_hold always @ (posedge clock) begin if(reset) begin A_hold=8h00; B_hold=8h00; end else if(load) begin A_hold=A; B_hold=B; end else if(A_lessthan_B) begin A_hold=B_hold; B_hold=A_new; end else