100进制计数器及其译码与数码显示的应用.docVIP

忻州师范学院电子系 课程设计(综合实验)报告 ( 2010 -- 2011年度第二学期)  目录 一设计要求 1 二 设计思路 1 三 设计过程 1 1 设计原理 1 2 设计原理图 2 四 测试步骤 2 五 测试结果分析 2 六 模块程序 3 一设计要求 1设计并掌握计数器的原理 2掌握数码管显示的方法 3更好的了解运用EDA技术 4设计程序并最终下载进行测试 二 设计思路 应用EDA实验箱产生10HZ脉冲，之后对脉冲进行计数，首先要在实验箱上产生10HZ的脉冲，而后用计数器对其进行计数。每产生一个10HZ的脉冲，计数器就自加一，直到100之后重新返回1开始计数。最终的计数结果将在7段数码管上显示（显示范围1~100）。 三 设计过程 1 设计原理 设计一个100进制的计数器，时钟信号CLK，清零信号QL,使能端EN，其中CLK输入的是10HZ的脉冲信号，F A Y分别是计数器的个 十 百位，DQ为满一百的进位。在QL=1时对计数器进行清零，在QL=0，EN=1时开始计数。显示译码器LE，A B C分别接计数器输出的个十百位，输出R[6..0]是七段数码管的段码，输出K[2..0]是三位数码管的位选信号。在CLK1的作用下，进行段选和位选，再进行器件打包，连接电路图，最后在实验箱上进行下载。 2 设计原理图 四 测试步骤 将编写好的程序下载到EDA的实验箱芯片上，然后接通电源，使能端，清零端置一置零，置零置一，观察数码管显示是否正常。 五 测试结果分析 计数器波形图 计数器延时分析 显示器波形图 显示器延时分析 六 模块程序 计数器模块程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity liu is port(clk,en,ql:in std_logic; f:out std_logic_vector(3 downto 0); a:out std_logic_vector(3 downto 0); dq:out std_logic; y:out std_logic_vector(3 downto 0)); end liu; architecture hl of liu is begin process(clk,ql,en) variable cq1:std_logic_vector(3 downto 0); variable cq2:std_logic_vector(3 downto 0); variable n:std_logic_vector(3 downto 0); begin if ql=1 then cq1:=(others=0);cq2:=(others=0);n:=(others=0); elsif clkevent and clk=1 then if en=1 then if cq19 then cq1:=cq1+1; elsif cq1=9 and cq29 and n1 then cq2:=cq2+1;cq1:=(others=0); elsif cq1=9 and cq2=9 and n1 then n:=n+1; cq1:=(others=0);cq2:=(others=0); else cq1:=(others=0);cq2:=(others=0);n:=(others=0); end if; if (n=1) and (cq1=1) and (cq2=0) then dq=1;n:=(others=0);cq1:=0001;cq2:=(others=0); else dq=0; end if; end if; end if; f=cq1; a=cq2; y=n; end process; end hl; 显示器模块程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY LE IS PORT (CLK1:IN STD_LOGIC; r:OUT STD_LOGIC_VECTOR (6 DOWNTO 0); k:OUT STD_LOGIC_VECTOR (2 DOWNTO 0); A,B,C:INTEGER RANGE 0 TO 9); END; ARCHITECTURE one OF