NiosⅡ嵌入式系统的开发应用.pdfVIP

维普资讯 电信技术研究 2007年第 l0期 NiosII嵌入式系统的开发应用 杨波 张炬 谢瑞雯 摘要：介绍基于NiosII的嵌入式系统及其开发流程，以及在信令处理中的应用 关键词：FPGA NiosIISOPC嵌入式系统 QUARTUSIIC2H 1引言 随着大规模集成电路技术的进步、制造工艺水平的提高及单个芯片上逻辑门数的增 加，嵌入式系统变得 日趋复杂，而把处理器和其他外设集成到一个片子上，形成可重配 置的嵌入式系统的技术正是当前嵌入式系统设计的一个研究热点。Alte~ 公司的第二代 IP处理器NiosII是一个可植入FPGA的可重配置软处理器核，使用NiosII进行嵌入式 系统开发，具有设计灵活，开发快速，产品成本低等特点。本文介绍了NiosII嵌入式系 统的结构及特点，以及其在信令处理中的应用为例介绍了其开发流程。 2NiosII系统的结构和特点 NiosII是一个基于流水线设计的通用RISC微处理器，拥有多达6级流水线和指令 与数据内存分开的哈佛结构，具有可配置功能，它具有 32比特位宽的指令字、32比特 数据和地址总线，有32个通用寄存器核32个外部中断源，有计算64比特和 128比特乘 法的专用指令，支持单精度的浮点指令，单指令桶型移位寄存器，支持对不同片上外设 的访问和对片外存储器和外设的接 口，硬件辅助调试模式可以完成处理器启动、停止、 单步和追踪等功能。具有多达256个指令，支持用户 自定制指令，支持基于GNUcC／++ 工具的软件开发环境。具有高达250DM／PS的性能。 NiosII处理器核具有三种兼容的可定制版本：NiosII／f版本、NiosIFs版本、NiosIFe 版本。Niosll／f版本是最快版本，特点是具有6级指令流水，一个周期实现的硬件乘法 器和桶型移位器，支持动态跳转预测，支持可配置指令核数据cache，占用 1400．1800个 LE的FPGA逻辑资源。Nios1Fs版本是标准版本，具有5级指令流水，3个周期实现的 乘法器和桶型移位器，支持静态跳转预测，支持可配置指令cache，无数据cache，占用 1200—1400个LE的FPGA逻辑资源；NiosIUe版本是经济版本，也是最慢和 占用逻辑资 源最少的版本，无指令流水，在软件中实现乘法器核桶型移位器，无跳转预测和指令、 数据cache，占用600—700个LE的FPGA逻辑资源，不同版本的NiosII在不同类型的 FPGA 中占用的逻辑资源和工作速率不同，给处理器核提供的时钟频率不同，处理器的 工作速率也不同。 NiosII处理器和其片内外设可以构建一个NiosII处理器系统，如图1所示。NiosII 处理器和片内外设通过Avalon总线连接，片内外设可以使用Aite~及第三方提供的符合 Avalon总线规格的 核，也可以使用自己用HDL (VHDL或verilogHDL)语言编写的 功能模块，自己编写的功能模块可以通过SOPCBuilder中的模块编辑器生成符合Avalon 12 维普资讯 科技论文 总线规格的IP核，便于SOPCBuilder调用构建系统以便NiosII处理器访问；NiosII处 理器和片外的外设通过片上的接 口控制器连接，由具有 Avalon规范的片上控制器提供 NiosII处理器到片外外设的接 口。 JTAG连接到 软件调试器 图1Ni0sII处理器系统块图… NiosII处理器系统具有如下一些特点： (1)可以提高系统性能 具有一系列的不同速率和 占用不同逻辑资源的处理器核可供选择，其中包括了超过 200DMPS性能的核； 可以在一片FPGA中实现多个的处理器并行工作或将不同的处理器核组和在一起工 作。 (2)降低了系统成本 通过将处理器、外设、存储器和 I／O接 口等集成到单片的FPGA中，降低了系统成