实验 十六进制计数译码器电22路设计.docVIP

实验 十六进制计数译码电路的VHDL设计 学号: 姓名: 实验日期:2010-11-14 一、 目的 掌握硬件描述语言进行自顶向下设计的方法。 掌握硬件描述语言描述编码器的方法。 学会使用VHDL进行简单逻辑电路设计 掌握Quartus Ⅱ进行文本输入，进行电路设计、编译和仿真。 二、实验仪器 1. PC一台 2. Quartus Ⅱ 开发软件一套。 三、实验要求 1．预习多路选择器的相关内容。 2.用VHDL方式完成电路设计。 3.完成功能仿真和时序仿真。 四、实验任务 1建立计数器模块 建立工程 ，名为counter_16, 创建空白原理图文件，名为 counter_16 并单击Block Tool按钮，放置符号块 右击符号块，弹出快捷菜单中选择Block Properties, 弹出并设置 单击I/Os选项卡，并设置所有的端口 单击确定按钮 添加模块引线并设置属性 counter16模块左右两侧分别用3条连线和一条总线连接 双击，弹出  其它引脚同上 创建设计文件 符号块上右击弹出快捷菜单，选择 Create Design File form Selected Block命令 弹出 选择VHDL单选按钮 单击ok按钮，弹出 修改代码如下： 2 建立译码器模块，完成顶层电路设计 （1）添加译码器模块和所用引脚， 修改程序 （2）完成顶层电路设计 3 编译工程，并进行功能仿真，结果如下：