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关于时序逻辑电路设计与仿真的实验.doc
中北大学 信息与通信工程 学院实验报告
课程名称 基于VHDL的CPLD/FPGA开发与应用
实验项目名称 实验4 时序逻辑电路设计与仿真
学生姓名 彭营 专业班级 学号 0805064112
实验成绩 指导老师(签名 ) 日期 2011.10.20
实验目的
1.学习使用MaxPlus II(Quartus II)软件;
2.掌握VHDL语言设计基本单元及其构成;
3.掌握VHDL语言设计基本的时序逻辑电路及仿真的方法;
4.学会编译,调试,仿真,分析所设计的时序逻辑电路;
实验内容
1.设计带使能的递增计数器;
2.在步骤1的基础上设计一带使能的同步(异步)复位的递增(递减)计数器;
3.在步骤1的基础上设计同步(异步)清零的同步(异步)复位的递增(递减)计数器;
三. 函数的功能说明及算法思路
1.请编写带使能的递增计数器的VHDL代码;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ycounter is
port(clk,ld,enable:in std_logic;
d:in integer range 0 to 255;
qk:out integer range 0 to 255);
end ycounter;
architecture a_ycounter of ycounter is
begin
PROCESS (clk)
VARIABLE cnt : INTEGER RANGE 0 TO 255;
BEGIN
IF (clkEVENT AND clk = 1) THEN
IF(enable = 1) THEN
cnt := cnt + 1;
END IF;
END IF;
qk = cnt;
END PROCESS;
end a_ycounter;
2.在步骤1的基础上请编写带使能的同步(异步)复位的递增(递减)计数器的VHDL代码;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ycounter is
port(clk,clear,ld,enable:in std_logic;
d:in integer range 0 to 255;
qk:out integer range 0 to 255);
end ycounter;
architecture a_ycounter of ycounter is
begin
PROCESS (clk)
VARIABLE cnt : INTEGER RANGE 0 TO 255;
BEGIN
IF (clkEVENT AND clk = 1) THEN
IF(ld = 0) THEN
cnt := d;
ELSE
IF(enable = 1) THEN
cnt := cnt + 1;
END IF;
END IF;
END IF;
END IF;
qk = cnt;
END PROCESS;
end a_ycounter;
3.在步骤1的基础上请编写同步(异步)清零的同步(异步)复位的递增(递减)计数器的VHDL代码;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ycounter is
port(clk,clear,ld,enable:in std_logic;
d:in integer range 0 to 255;
qk:out integer range 0 to 255);
end ycounter;
architecture a_ycounter of ycounter is
begin
PROCESS (clk)
VARIABLE cnt : INTEGER RANGE 0 TO 255;
BEGI
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