1.5GHzSerdes低抖动锁相环的设计.pdfVIP

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2017-08-09 发布于湖北
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第卷第期中国科技论文１０２Ｖｏｌ．１０Ｎｏ．２　年月２０１５１ＣＨＩＮＡＳＣＩＥＮＣＥＰＡＰＥＲＪａｎ．２０１５１．５犌犎狕犛犲狉犱犲狊低抖动锁相环的设计刘姗姗，万培元，李建军，靳佳伟，林平分（北京工业大学电子信息与控制工程学院，北京１００１２４）摘要：设计并实现了一种应用于１．５ＧＨｚＳｅｒｄｅｓ高速接口系统的低抖动锁相环。出于应用考虑，设计的重点是降低抖动，根　据锁相环的系统特点、噪声特性以及物理实现时的种种外部干扰因素的影响，分别提出了系统级设计、电路设计以及版图设计上的减小噪声、降低抖动的方法。电荷泵锁相环采用互补金属氧化物半导体（）混合信号工艺制造，芯片０．１８ｍ１Ｐ４ＭＣＭＯＳ μ 面积为７００ｍ×３２０ｍ。仿真结果表明，电路中心频率为１．５ＧＨｚ，锁定时间小于５ｓ，偏离中心频率１ＭＨｚ处的相位噪声为 μ μ μ ／，为，总功耗为。－９５．３９ｄＢｃＨｚＲＭＳｉｔｔｅｒ３．６ｓ６ｍＷｊｐ关键词：电荷泵锁相环；高速接口系统；低抖动中图分类号：文献标志码：文章编号：（）ＴＮ９１４Ａ２０９５２７８３２０１５０２０１３００４　　　　　犇犲狊犻狀狅犳１．５犌犎狕犛犲狉犱犲狊犾狅狑犻狋狋犲狉犘犔犔犵犼，，，，ＬｉｕＳｈａｎｓｈａｎＷａｎＰｅｉｕａｎＬｉＪｉａｎｕｎＪｉｎＪｉａｗｅｉＬｉｎＰｉｎｆｅｎｙｊｇ（，，，）犆狅犾犾犲犲狅犈犾犲犮狋狉狅狀犻犮犐狀狅狉犿犪狋犻狅狀犪狀犱犆狅狀狋狉狅犾犈狀犻狀犲犲狉犻狀犅犲犻犻狀犝狀犻狏犲狉狊犻狋狅犜犲犮犺狀狅犾狅犅犲犻犻狀１００１２４犆犺犻狀犪犵犳犳犵犵犼犵狔犳犵狔犼犵：（）犃犫狊狋狉犪犮狋ＡｌｏｗｉｔｔｅｒｃｈａｒｅｕｍｈａｓｅｌｏｃｋｅｄｌｏｏＣＰＰＬＬｉｓｄｅｓｉｎｅｄａｎｄｉｍｌｅｍｅｎｔｅｄｆｏｒｈｉｈｓｅｅｄＳｅｒｄｅｓｉｎｔｅｒｆａｃｅｓｓ ｊｇｐｐｐｐｇｐｇｐｙ，ｔｅｍ．ＴｈｅｍａｉｎｕｒｏｓｅｏｆｔｈｉｓａｅｒｉｓｔｏｒｅｄｕｃｅｔｈｅｉｔｔｅｒｏｆＰＬＬ．ＡｃｃｏｒｄｉｎｔｏｔｈｅｃｈａｒａｃｔｅｒｉｓｔｉｃｓｏｆＰＬＬｓｓｔｅｍｍｏｄｅｌｌｉｎｅａｒｐｐｐｐｊ