HEVC标准中整数变换的FPGA实现.pdfVIP

嘲糊擞嘲 PARTTSs＆＆APPP器LLIICC件AA与TTIIO应N用S翳一I i 0 ￡mA… efi 4 【本文献信息】普建龙，吴景东．HEVC标准中整数变换的FPGA实现[J]．电视技术，2014，38(19) HEVC标准中整数变换的FtGA实现 普建龙，昊景东 (福州大学 工业控制研 究所，福建福州 350108) 摘【 要】新一代视频编码标准(HighEfficiencyVideoCoding，HEVC)中整数DCT编码支持大小从4×4到32×32的TU块， 运算量巨大。通过优化MCM单元来减少运算量，通过硬件电路复用来减少硬件资源消耗，同时使用转置模块来加速流水线， 并且能适应各种不同大小的Tu块。实验代码通过VerilogHDL编写，并在AlteraArriaGXEP1AGX90EF1152CFPGA上综合。 结果表 明，该结构等待时延最多为32个时钟周期，每个时钟周期能处理32个采样点，在 184MHz的时钟频率下，能实时处理 60f／s(帧／秒)的UHD(Ultra—High—Definition7680×4320)视频信号。 【关键词】HEVC；FPGA；整数DCT；适应不同Tu块 【中图分类号】TN919．81 【文献标志码】A FPGA ImplementionofIntegerTransform forHEVC Standard PU Jianlong，WU Jingdong (InstitutionofIndustrialControl，FazhoaUniversity，Fuzhou350108，China) 【Abstract】TheintegerDCTofthenextgenerationvideocodingstandardHEVCsuffersrfomhugecomputationalcomplexity．ItsupportsdifferentTU blocksfrom 4×4 to32X32．AnarchitectureisproposedinthispaperwhichreducesthenumberofcomputationsbyoptimizingMCM unitandsaves theresourcesbyreusinghardwareimplementation．Meanwhile，transpose—modu1espeedsupthepipelineanditcanadapttodifferentTU sizes．The architectureiscodedinVerilogHDLandsynthesizedtargetingtheEP1AGX90EF1152Cdevicerfom AlteraArriaGX FPGA．Astheresultshows，32 samplescanbehandledinonecyclebytheproposedarchitecturewithalatencyof32clocksatworst，what’Snlore，itcansupportreal—timecoding ofUHD 60f／svideosequenceat184MHzworkingrfequency． 【Keywords】HEVC；FPGA；integerDCT；adaptivetodifferentTUsizes 2010年，由ITu—T和 ISO／IEC的专家联合成立的 标准 要求，最大限度地保证数据的准确性。实验表明， JCT—VC(JointCollaborativeTeam—VideoCoding)开始着 该结构每个周期能处理32个样本 ，最大时延只有32个时 手于下一代视频压缩标准 HEVC的研发”。HEVC 目 钟周期 ，在 184MHz的时钟频率下，能实时处理 60f／s 标是在H．264／AVC扩展档次的基础上 ，提高50％的压 (帧／秒)、采样率为4：2：0的UHD视频序列。 缩率，然而其计算量和复杂度也大大增加 ，非常不利