(报实验告)八正弦信号发生器的设计.docVIP

实验报告 实验中心 电子信息技术实验中心 专业年级 电子科学与技术2008级 实验课程 EDA技术与VHDL 姓 名 实验名称 实验正弦信号发生器的设计 提交日期 成 绩 一、实验目的 进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。 实验原理正弦信号发生器的结构由3部分组成：数据计数器或地址发生器、数据ROM和D/A。性能良好的正弦信号发生器的设计要求此3部分具有高速性能，且数据ROM在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。顶层文件SINGT.VHD在FPGA中实现，包含2个部分：ROM的地址信号发生器由5位计数器担任，和正弦数据ROM，拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。地址发生器的时钟CLK的输入频率f0与每周期的波形数据点数（在此选择64点），以及D/A输出的频率f的关系是： f = f0 /64 实验内容根据1，在Quartus II上完成正弦信号发生器设计，包括仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测，包括SignalTap II测试、FPGA中ROM的在系统数据读写测试和利用示波器测试。最后完成EPCS1配置器件的编程。LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY altera_mf; USE altera_mf.all; ENTITY ROM IS PORT(address : IN STD_LOGIC_VECTOR (4 DOWNTO 0); Clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END ROM; ARCHITECTURE SYN OF rom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0); COMPONENT altsyncram GENERIC (address_aclr_a : STRING; init_file : STRING; intended_device_family : STRING; lpm_hint : STRING; lpm_type : STRING; numwords_a : NATURAL; operation_mode : STRING; outdata_aclr_a : STRING; outdata_reg_a : STRING; widthad_a : NATURAL; width_a : NATURAL; width_byteena_a : NATURAL); PORT (clock0 : IN STD_LOGIC ; address_a : IN STD_LOGIC_VECTOR (4 DOWNTO 0); q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END COMPONENT; BEGIN q = sub_wire0(7 DOWNTO 0); altsyncram_component : altsyncram GENERIC MAP (address_aclr_a = NONE, init_file = data.mif, intended_device_family = Cyclone, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 32, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = CLOCK0, widthad_a = 5, width_a = 8, width_byteena_a = 1) PORT MAP (clock0 = clock, address_a = address, q_a = sub_wire0); END SYN; 程序2： LIBRARY IEEE; --正弦信号发生器源文件 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC; --信号源时钟 Q2 : OUT STD_LOGIC