(报实验告)一组合逻辑电路设计.docVIP

实验报告 实验中心 电子信息技术实验中心 专业年级 电子信息科学与技术2008级 实验课程 EDA技术与VHDL 姓 名 实验名称 实验一、组合逻辑电路设计 学 号 提交日期 成 绩 实验目的： 熟悉QuartusII的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 二、实验设备： GW48系列SOPC/EDA实验开发系统 一台 、计算机 一台 三、实验内容： 实验任务1、首先利用QuartusII完成2选1多路选择器（教材例3-3）的文本编辑输入和仿真步骤测试，给出仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 实验程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS PORT (a,b,s: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s=0 THEN y=a; ELSE y=b; END IF; END PROCESS; END ARCHITECTURE one; 图 1、时序仿真波形 图2、功能引脚锁定 图3、编程下载 实验任务2、将此多路选择器看成是一个元件mux21a，利用元件例化语句描述双2选1多路选择器，并将此文件放在同一目录中。以下是参考程序： LIBRARY IEEE; LIBRARY WORK; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUXK21A IS PORT (a1,a2,a3,s0,S1: IN STD_LOGIC; outy: OUT STD_LOGIC); END ENTITY MUXK21A; ARCHITECTURE BHV OF MUXK21a IS COMPONENT mux21a PORT (a,b,s: IN STD_LOGIC; y: OUT STD_LOGIC); END COMPONENT; SIGNAL temp: std_logic; BEGIN u1: mux21a PORT MAP(a=a2,b=a3,s=s0,y=temp); u2: mux21a PORT MAP(a=a1,b=temp,s=s1,y=outy); END ARCHITECTURE BHV; 实验任务3、引脚锁定以及硬件下载测试。若选择目标器件是EP1C3，建议选实验电路模式5，用键1(PIO0，引脚号为 1)控制 s0；用键 2(PIO1，引脚号为 2)控制 s1；a3、a2 和 a1 分别接 clock5(引脚号为 16)、clock0(引脚号为93)和clock2(引脚号为17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock5 接1024Hz，clock2 接8Hz 信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。 图4、 实验电路模式5 图 5、 双2选1多路选择器 图6、时序仿真波形 图7、功能引脚锁定 图8、编程下载 四、实验总结: 通过本实验的学习我初步掌握了VHDL文本设计流程的全过程和简单组合电路的设计、多层次电路设计，此外也进一步熟悉了QuartusII设计的各个流程。程序中还涉及到了顺序语句IF_THEN_ELSE对程序功能的描述，这让我了解到了VHDL语言中一相关语句和其相应的语法。总的来说实验中遇到的困难不是很多，毕竟是照着书上的例子去做，我觉得理解程序中各条语句的作用，掌握程序所实现的功能就是做好实验的关键所在！ 1