(报实验告)二时序电路设计.docVIP

实验报告 实验中心 电子信息技术实验中心 专业年级 电子信息科学与技术2008级 实验课程 EDA技术与VHDL 姓 名 实验名称 实验二 、时序电路设计. 学 号 提交日期 成 绩 一、实验目的： 熟悉QuartusII的vhdl文本设计过程，学习简单的时序电路设计、仿真和测试。 二、实验设备： GW48系列SOPC/EDA实验开发系统实验箱 一台 计算机 一台 三、实验内容： 实验任务1、设计触发器（使用教材中例3-6），给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。以下是实验程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DFF1 IS PORT (CLK,D : IN STD_LOGIC; Q : OUT STD_LOGIC); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1=D; END IF; END PROCESS; Q=Q1; END bhv; 图1 实验电路模式图 图2、触发器 图3、时序仿真波形 图4、功能引脚锁定 图5、编程下载 实验任务2、设计锁存器（使用教材中例3-14），同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。实验程序如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DFF1 IS PORT (CLK,D : IN STD_LOGIC; Q : OUT STD_LOGIC); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK,D) BEGIN IF CLK = 1 THEN Q=D; END IF; END PROCESS; END bhv; 图6、锁存器 图7、时序仿真波形 图8、功能引脚锁定 图9、编程下载 四、实验总结： 通过本实验针对简单的时序电路的设计，再次对QuartusII的VHDL文本设计过程进行运用，实验过程中我觉得编译、仿真都是很熟练的操作了，主要是引脚锁定环节引脚的选取、实验电路模式图的选取，应当稍加仔细，不然就会影响程序功能的验证！ 1