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实验报告
实验中心 电子信息技术实验中心 专业年级 电子信息科学与技术2008级 实验课程 EDA技术与VHDL 姓 名 实验名称 实验四、七段数码显示译码器设计. 学 号 提交日期 成 绩 实验目的：
学习七段数码显示译码器设计，学习VHDL的CASE语句及多层次的设计方法。
二、实验设备：
GW48系列SOPC/EDA实验开发系统 一台 、计算机 一台
三、实验内容：
实验任务1：说明程序中个语句的含义，以及该例整体功能，在QuartusII上对该程序进行编辑编译综合适配仿真，给出其所有信号的时序仿真波形。
实验原程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DECL7S IS
PORT ( A : IN STD_LOGIC_VECTOR(3 downto 0);
LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTo 0 ));
END ENTITY DECL7S ;
ARCHITECTURE one OF DECL7S IS
BEGIN
PROCESS(A)
BEGIN
CASE A IS
WHEN 0000 = LED7S =0111111;
WHEN 0001 = LED7S =0000110;
WHEN 0010 = LED7S =1011011;
WHEN 0011 = LED7S =1001111;
WHEN 0100 = LED7S =1100110;
WHEN 0101 = LED7S =1101101;
WHEN 0110 = LED7S =1111101;
WHEN 0111 = LED7S =0000111;
WHEN 1000 = LED7S =1111111;
WHEN 1001 = LED7S =1101111;
WHEN 1010 = LED7S =1110111;
WHEN 1011 = LED7S =1111100;
WHEN 1100 = LED7S =0111001;
WHEN 1101 = LED7S =1011110;
WHEN 1110 = LED7S =1111001;
WHEN 1111 = LED7S =1110001;
WHEN OTHERS = NULL;
END CASE;
END PROCESS;
END ARCHITECTURE one;
图1、 实验电路模式图
图2、七段显示译码器
图3、仿真波形输入
图4、时序仿真波形
实验任务2：引脚锁定及硬件测试A[3..0]分别锁定引脚P34、P33、P32、P11；LEDC作输出显示：LED7S[6..0]分别锁定P105、P103、P99、P98、P97、P96、P85。验证译码器的工作性能。
图5、引脚锁定
图6、编程下载
四、实验总结：
此实验对七段数码显示译码器进行设计，实验过程中要注意引脚的锁定，不然就很难得到显示结果。程序中还运用到了VHDL语言中的顺序语句CASE语句，此语句必须放在进程语句中使用，在VHDL语言中用它来直接表达电路的逻辑真值表是一种十分有效和直观的方法。此外试验中还接触到了七段显示数码管，因为七段数码管是纯组合电路，常用的小规模IC如74或4000系列的器件只能做十进制BCD码译码，所以必须设计一译码程序在FPGA/CPLD中实现十六进制的译码显示，这就是此实验设计的目的之所在！
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