EDA期末考试题1.docVIP

1.一个项目的输入输出端口是定义在（?A ）1-5 ACDCD 6-10 CCACA A. 实体中；.B. 结构体中；C. 任何位置；D. 进程中。 2. MAXPLUS2中编译VHDL源程序时要求(?C? ) A. 文件名和实体可以不同名；B. 文件名和实体名无关； C. 文件名和实体名要相同；D. 不确定。 3. VHDL语言中变量定义的位置是(D? ) A. 实体中中任何位置；B. 实体中特定位置；C. 结构体中任何位置；D. 结构体中特定位置。 ?4.可以不必声明而直接引用的数据类型是(C? ) A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。? 5. MAXPLUS2不支持的输入方式是(D? ) A? 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。? 6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(?C ) A. ?FPGA全称为复杂可编程逻辑器件；B. ?FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。? 7.下面不属于顺序语句的是(?C? ) A. ?IF语句；B. ?LOOP语句；C. PROCESS语句；D. CASE语句。? 8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(?A ) A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。? 9. 进程中的信号赋值语句，其信号更新是(?C ) A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。? 10. 嵌套使用IF语句，其综合结果可实现：(A? ) A. 带优先级且条件相与的逻辑电路； B. 条件相或的逻辑电路；C. 三态控制电路；D. 双向控制电路。 一、单项选择题：（20分）1．? ? ? ? IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。A .瘦IP? ???B.固IP? ?? ?C.胖IP? ?? ???D.都不是2．?综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。A.? 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.?综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。4．进程中的信号赋值语句，其信号更新是_______。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都对。? ? ? ?5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。A. 器件外部特性；B.器件的内部功能；C.?器件的综合约束；D.器件外部特性与内部功能。6．不完整的IF语句，其综合结果可实现________。? ? ?A. 时序逻辑电路B. 组合逻辑电路 C. ? ?D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。?①流水线设计?②资源共享?③逻辑优化?④串行化?⑤寄存器配平⑥关键路径法A. ①③⑤?? B. ②③④C. ②⑤⑥?? ? ? D. ①④⑥8．下列标识符中，__________是不合法的标识符。A. State0? ? ? ? ? ? ? ? B. 9moon? ? ? ? C. Not_Ack_0? ? ? ? ? ? ? ? D. signall9． 关于VHDL中的数字，请找出以下数字中最大的一个：__________。A.? 2#1111_1110#B. 8#276#C.? 10#170# D.? 16#E#E110．下列EDA软件中，哪一个不具有逻辑综合功能：________。