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EDA综合设计
1、七人表决器
2、数字抢答器
班级：电信一班
姓名：马莎莎
学号：2220102802
EDA综合设计实验课题
一、设计目的
1、掌握用VNDL硬件描述语言做数字电路综合设计的方法。
2、熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法并下载到目标芯片。
二、实验仪器
ZY11EDA13BE型试验箱。
三、实验课题
（一）、设计一个七人表决器
1、流程图
2、顶层原理图
3、程序清单
（1）、biaojueqi
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
entity biao is
port (
xin: in std_logic_vector ( 6 downto 0 );
xout: out std_logic;
xout0,xout1: out std_logic_vector ( 6 downto 0 )
);
end entity ;
architecture bev of biao is
begin
process ( xin )
variable j: integer :=0;
begin
j:=0;
for i in 0 to 6 loop
if xin(i)=1 then
j:=j+1;
end if;
end loop;
if j3 then
xout=1;
else xout=0;
end if;
case j is
WHEN 0=xout1=1111110;
WHEN 1=xout1=0110000;
WHEN 2=xout1=1101101;
WHEN 3=xout1=1111001;
WHEN 4=xout1=0110011;
WHEN 5=xout1=1011011;
WHEN 6=xout1=1011111;
WHEN 7=xout1=1110000;
WHEN OTHERS=xout1=0000000;
end case;
case j is
WHEN 7=xout0=1111110;
WHEN 6=xout0=0110000;
WHEN 5=xout0=1101101;
WHEN 4=xout0=1111001;
WHEN 3=xout0=0110011;
WHEN 2=xout0=1011011;
WHEN 1=xout0=1011111;
WHEN 0=xout0=1110000;
WHEN OTHERS=xout0=0000000;
end case;
end process;
end architecture bev;
(2)、mux2
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY mux2 IS
PORT(
CNTL,CNTH :IN STD_LOGIC_VECTOR(6 DOWNTO 0);
CNTOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);
SEL:in STD_LOGIC_VECTOR(2 DOWNTO 0)
);
END mux2;
ARCHITECTURE BEHAV OF mux2 IS
BEGIN
PROCESS(sel)
BEGIN
CASE sel IS
WHEN000=CNTOUT=CNTL;
WHEN001=CNTOUT=CNTH;
WHEN OTHERS=CNTOUT=0000000;
END CASE;
END PROCESS;
END BEHAV;
（3）、cnt2
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY cnt2 IS
PORT(
CP,RESET:IN STD_LOGIC;
SEL:
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