CMOS数字电路快速模拟系统中电路网络的分块和排序技术.pdfVIP

CMOS数字电路快速模拟系统中 电路网络的分块与排序技术’ 贾耀炜，杨华中，汪蕙” (清华大学电子工程系 北京 100084) 【提要】对电路网络的分块与排序是CMOS数字电路快速模拟系统中十分鳃-09-个 部分．本文结合图论的有关知识，较为详细地讨论了分块与排序技术，并给出了实际电路 测试结果． 关键字：快速时域模拟，电路分块技术 随着深亚微米集成电路技术的发展，集成电路的规模越来越大、工作频率越来越高． 在这种情况下，如何验证一个集成电路设计的正确性成为电子设计自动化(EDA)领域一 个十分严峻的课题．但电路规模的增大使得以电路整体作为模拟单位已不可能．传统的电 路模拟工具(如SPICE)对于大规模电路已无能为力，各类快速电路模拟器都注意到对于 大规模电路的模拟，因此，都以不同的方式，在不同程度上对电路进行分块处理，将整个 电路分成相互之间较为独立的子电路．这样，在模拟过程中，正在模拟的子电路规模很小， 不仅大大提高了速度，而且使大规模电路的模拟成为可能． 子电路的划分过程中存在着两个值得注意的问题：划分的合理性以及分块的效率．如 何将电路网络分解成为可以进行求解的基本电路单元，与电路相对应的数据的组织形式、 分解过程的快慢都直接影响到整个模拟过程的速度和效率，因此有必要进行仔细的研究． 对CMOS数字电路网络的分块与排序要经过以下四个步骤： 1． 将整个电路网络划分为子网络，每个子网络是相互之间拥有直流连接通路的MOS Block)； 2 每个DCCB中的MOS晶体管被具体区分为驱动管和传输管： 3． Connected 一组DCCB进而被归并为SCC(Strongly 过程中调度的单位： 4． 对得到的SCC进行排序，为随后的解折法模拟作好准备． 下面结合图论的知识，对以上四个步骤进行较为详细的说明． 一、CMOS数字电路网络的定义 粕 一个CMOS数字电路网络既可以是从版图抽取得到的，也可以来自用户，但无论哪一 种形式，都是由MOS晶钵管网表进行描述的．绘定节点集合N．MOS晶体管集合M， ．I 同时指定相关函数，则可以完全确定一个CMOS数字电路网络，记为Q(N，M)． ‘“九五”攻关课题(96-738一叭)，清华大学青年研究基金共同资助． ”Jia Yaowei，YangHuazhong，WangHui(Dept．ofElectronicEngineering，TsinghuaUniv，Beijing，100084) --344-- 二、子网络的划分 CMOS数字电路网络Q(N，M)被分解成为子网络Q、，Q’，．．-，Q。，划分的基本策略是 将源极、漏极节点之间具有共同沟道路径的MOS晶体管归并成一组． 将CMOS数字电路网络Q(N，M)用一个无向图吲以E．妒H)表示，电路网络中的节 点对应无向图的顶点，而无向图中的边对应MOS晶体管的沟道．用N，、N．和N。分别代 表电路网络中的电源、输入和一般节点集合，并用N。表示属于一般节点的，同时是某个 ■I MOS晶体管的栅极的节点集合． 考虑无向图川矿，E，yH)及图中一个度数大于1的顶点v，矗H(叻=七≥1．对顶点v ■ 进行分裂，将它分裂为k个新的顶点v，，v，，…，v。．分裂后．原先连接顶点v和wi的边，现 在连接顶点y，和Ⅵ．经过分裂过程得到的新图，v．分裂图，记为Ⅳ·v，它比原图多了 k—1个顶点，但实际上边的集合并没有发生变化．容易看出，当k=1时，分裂顶点v并 不改变原图，日·v；Ⅳ．为保证算法的完备性，定义日·v=日，若蟊(v)=0．如果 Vk{v，，u，…，v。}是厅中顶点集合的子集，则日的V’一分裂图定义为’ 、 ’， JV·yk(…(怛‘u)‘V2)…J“g