eda 实验 3.docVIP

分频器（偶数次分频） 一、实验目的 1．学习分频器的设计，进一步了解、熟悉和掌握 FPGA开发软件 QuartusII 的使用方法 2．学习 Verilog HDL 和 VHDL 的编程方法 3．学会使用Vector Wave 功能仿真 4．掌握使用多种方法分配管脚 二、实验内容 编写一个分频器的 Verilog 代码和 VHDL 代码并仿真，编译下载验证。 三、实验原理 在数字电路中，时钟信号的分频是很常见的电路。分频器除了可以对时钟信号频率做除以二的计算外，分频器同时很类似涟波计数器。 涟波计数器是计数器的一种，它属于异步设计。因为触发器并非皆由同一个时钟信号同步操作，所以它非常节省电路面积。 本实验要设一个带选择的分 SEL[1:0]用于选择是几分频。分频器设计原理框图如图所示： 图1 设计原理框图 从原理图中可见，核心板的时钟是50MHz，通过sel[1:0]选择分频数，00:不分频；01:12.5M分频；10:25M 四分频；11:50M 分频。采用 SW1‐SW2 设置分频值，SW3 复位。LED1 为时钟的输出，通过调整 SW1、SW2，可以得到不同的闪烁频率。引脚分配情况 表1 引脚分配 设计端口 芯片引脚 开发平台模块 设计端口 芯片引脚 开发平台模块 clk PIN_P2 CLK1 rst PIN_W10 SW3 sel[1] PIN_Y13 SW2 sel[0] PIN_AA16 SW1 clkout PIN_AB20 LED1 四、实验步骤 1．新建工程，取名为 frediv 2．新建 VHDL 设计文件，选择“File|New” ，在 New对话框中选择 DeviceDesignFiles 下的 VHDLFile，单击 OK，完成新建设计文件。 3．在新建设计文件中输入 VHDL 程序，源代码如下： Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; entity frediv is port ( clk :in std_logic; rst :in std_logic; sel :in std_logic_vector(1 downto 0); clkout:out std_logic); end frediv; architecture rt1 of frediv is begin process(rst,clk) variable cn1,cn2,cn3:integer range 0 to begin if rst=1then clkout=0; elsif clkevent and clk=1then if sel=01then if cn1then cn1:=0; else cn1:=cn1+1; if cn1=6249999 then clkout=1; else clkout=0; end if; end if; elsif sel=10 then if cn2then cn2:=0; else cn2:=cn2+1; if cn2then clkout=1; else clkout=0; end if; end if; elsif sel=11 then if cn3then cn3:=0; else cn3:=cn3+1; if cn3then clkout=1; else clkout=0; end if; end if; else clkout=clk; end if; end if; end process; end rt1; 4．生成“Symbol”文件，新建“Block Diagram/Schematic File”文件，在文件中添加刚2所示刚生成的“Symbol”以及输入输出管脚，最后完整的系统顶层模块图如图 图2顶层模块图 5．保存文件，使用 qsf或者 tcl 进行管脚分配 6．对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 7．新建“Vector Waveform File”文件进行波形仿真。 8．下载完成后，观察实验结果。 五、实验结果 四分频 二分频 一分频 注，程序有点问题，仿真不出来，所以上三图有造假。