EDA数字电路设计实验报告.docVIP

一、实验目的 通过本实验的学习，使学生掌握VHDL 中文件IO、配置、同步和异步设计 等知识，训练VHDL 的编程能力，培养数字电路设计的基本技能，为今后继续 学习大规模数字系统设计奠定基础。 二、实验内容 1、分析示例代码，掌握VDHL 文件IO 的编写方法。 2、分析示例代码，掌握VDHL 配置的使用以及编写方法。 3、按照要求修改文件IO 和配置的示例代码。 4、根据同步和异步设计的不同，按照要求编写代码。 三、实验原理、方法和手段 复杂设计，例如CPU，需要给它执行的指令。以验证其正确性。执行的结果也可以保存在文件中，供以后分析用。 VHDL 提供了文件读写功能，可以将测试激励预先保存在文件中，然后读入 进行仿真。 文件读写的功能保存在IEEE 库的std.textio 和 std_logic_textio 包中，在文件头包含这些库，包，就可以调用文件读写函数。 文件I/O 关键语句： 1、使用IEEE 文件读写包： USE ieee.std_logic_textio.all; USE std.textio.all; 2、定义文件数据类型 file results: text open write_mode is “results.txt; file mem_data: text; 3、打开文件 file_open(mem_data, mem_data.txt, read_mode); 4、定义行变量 variable inline: line; 5、读入一行数据到行变量 readline(mem_data, inline); 6、读行变量数据 read(inline, ram_mem_temp); 7、写数据到行变量 write(OneLine,addr,right,10); 8、写行变量到文件中 writeline(results,OneLine); 9、类型转换 To_stdlogicvector(ram_mem_temp);--将 ram_mem_temp 转换成std_logic_vector 型变量 conv_integer(addr)；--将addr 转换成interger 型变量 1),常用的数据类型，函数，过程，模块，测试激励可以放在一个包中，以方便 重用。包定义的关键词是Package。 2),配置指的是一个实体可以有两个以上的结构体，每个结构体可以实现不同的 功能。这样，可以不要修改顶层文件通过选择不同的配置实现不同的功能。这是一个设计的工程方法。例如一个计数器可以配置为不同的位宽，以扩展它的适用范围。 3),数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错.第二, 时钟信号通常是系统中频率最高的信号. 第三, 时钟信号通常是负载最重的信号, 所以要合理分配负载。 这类网络的特点是： （一）负载能力特别强, 任何一个全局时钟驱动线都可以驱动芯片内部的触发器; （二）是时延差特别小; （三） 数字系统不管如何复杂，其时序模型可以归结为下图的触发器－组合电路－ 触发器的模型。在图中，假设输入数据Din 在第一个时钟沿被送入触发器Q1，将过延迟时间T1，Q1 的状态改变，数据经过组合电路的延迟时间T2 以后出现在 触发器Q2 的输入端D2，设时钟周期为T，则T 与T1、T2 之差T3 必须大于触发 器的建立时间，即：T3=T-(T1+T2) 才能够保证数据有足够的建立时间并为Q2 所接收，这时，系统可以可靠地工作 于频率。 同步电路由于所有的触发器共用一个时钟，因而系统有一个统一的时序参考 点，这样使得电路设计、仿真软件能够自动、准确的分析系统的时序，确定系统 的最大工作时钟频率。分析系统是否满足时序要求。 实验组织运行要求 1、分析文件IO 示例代码，学习编程方法。 2、分析配置示例代码，学习编程方法。 3、按照要求修改示例代码。 4、根据同步异步的不同点设计编写同步与异步写触发器的代码，并且使用 Modelsim 软件进行仿真。 五、实验条件 计算机，Modelsim、QuartusII 等软件。 参考资料：《EDA 技术与VHDL》 潘松等著 北京：清华大学出版社 2005.7 六、实验步骤 1、分析文件IO 示例代码，注意其使用的相关语句。 2、分析配置示例代码，使用Modelsim 新建工程并且调用不同的配置进行仿 真，记录仿真结果。 3、在文件IO 示例代码中加入一段代码，实现RAM 的写操作，并读出写入 的数据进行比较，记录比较结果。 4、在配置的示例代码中加入一个每次加三的计数器配置，并进行仿真，记 录结果。 5、假设有一个外设，用Din 脚输出数据，用Clkin