VHDL硬件的描述.ppt

硬件描述语言 VHDL：全称超高速集成电路硬件描述语言英语：VHSIC (Very High Speed Integrated Circuit) Hardware Description Language; ※用语言的方式而非图形等方式描述硬件电路； ※是IEEE、工业国际标准硬件描述语言 习 题 5 知识的分析与总结 请同学们对以上几个程序进行分析，观察其有什么异同？ VHDL语言的一些基本特点： VHDL语言由保留关键字组成； 一般，VHDL语言对字母大小写不敏感；例外：‘ ’、“ ”所括的字符、字符串； 每条VHDL语句由一个分号（；）结束； VHDL语言对空格不敏感，增加可读性； 在“--”之后的是VHDL的注释语句. 库（LIBRARY）是已编译数据的集合，存放程序包定义、实体定义、结构体定义和配置定义，库以VHDL源文件的形式存在，在综合时综合器可随时读入使用，便于设计者共享已编译过的设计结果。 常用的VHDL库有：STD库、WORK库、IEEE库、ASIC库和用户自定义库等。 程序包由两个部分组成的：程序包首和程序包体。其定义格式为： PACKAGE 程序包名 IS --程序包首 程序包首说明部分 END 程序包名; 思 考? 思考? 试编写程序:实现八D触发器功能 八位的二选一电路程序设计? ENTITY mux21a IS PORT (s: IN BIT; a, b: IN BIT_vector(7 downto 0); y : OUT BIT_vector(7 downto 0) ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ; 八位的四选一电路程序设计? ENTITY mux21a IS PORT (s: IN BIT_vector(1 downto 0); a, b,c,d: IN BIT_vector(7 downto 0); y : OUT BIT_vector(7 downto 0) ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = "00" THEN y <= a ; ELSif s="01" then y<=b; elsif s="10" then y<=c; else y<=d; END IF; END PROCESS; END ARCHITECTURE one ; 这三种信号赋值语句的共同点是：赋值目标必须都是信号，所有赋值语句与其他并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序和是否在块语句中没有关系。 【例】 半加器的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_add IS PORT(a,b: IN STD_LOGIC; co,so: OUT STD_LOGIC); END ENTITY half_add; ARCHITECTURE one OF half_add is BEGIN so <= a XOR b; co <= a AND b; END ARCHITECTURE one; 4.6.4 三态逻辑设计 【1】 三态门 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY trigate IS PORT(en,a : IN STD_LOGIC; y : OUT STD_LOGIC); END trigate; ARCHITECTURE one OF trigate IS BEGIN y <=a WHEN (en='1') ELSE 'Z'; END one; 【2】 三态双向缓冲器 LIBRARY IEEE; USE IEEE.STD_LOGIC_116