基于低功耗双边沿T触发器的异步时序电路设计.pdfVIP

V01．23No．3 科技通报 第23卷第3期 Mav．2007 BULLE，nNOFSCIENCEANDTECHNOD0eY 2007年5月 基于低功耗双边沿T触发器的异步时序电路设计 赵敏笑1，一，陈桂兰1，陈偕雄z 1．金华职业技术学院，浙江金华321017；2．浙江大学信息与电子工程系，杭州310028 摘要：从T触发器的逻辑功能人手。介绍了基于单边沿T触发器和双边沿T触发器的同步时序电路 设计方法，并在分析异步触发条件的基础上，分别给出了基于单边沿T触发和双沿T触发器砂进制异 步计数器的设计公式。在此基础上，讨论用双边沿T触发器设计异步时序电路的方法，以十二进制计数 器的设计为例验证了设计的正确性。 关键词：低功耗；双边沿触发器；计数器；异步时序电路；逻辑设计 中图分类号：TN911．23文献标识码：A 文章编号：1001-7119 2007 03-0430—04 of CircuitBasedon DesignAsynchronousSequential LowPower T Double-edge—triggeredFlip-flop ZHA0Mirtoxia012,CHENGui-lanl，CHENXie-xion92 of and 一 1．Jinhua Profession 321017，China； College Technology，Jinhua ofInformationandElectronic Engineering，Zhejiang 310028，China 2．Department University，Hangzhou fromthe functionoftheT introducesthe methodof Abstract：Startinglogic flip-flop,thispaper logicdesign synchronous circuit of T and T also sequentialconsistingsingle—edge-figgeredflip-flopdouble·edge-triggeredflip-flop．Thispaper conditionand outthe ofmodule一分countersofT analyzesasynchronoustipple gives expressions consistingflip-flop． discussesthe of circuitbasedon T Besides，it logicdesignasynchronoussequential double—edge-triggeredflip—flop，gives outa to for showthe method module一12counter．The practicaldesignexample design asynchronous design example showsthatthe method herei8effective． design presented words：Low Key power；Double··edge-·triggeredflip·-flop；Counter,Asynchronoussequentialcircuit；Logicdesign 在时序逻辑系统中。逻辑功能的实现是依靠 上的跳变没有被利用，浪费了大量的功耗。因此。 时钟脉冲触发触发器的翻转来实现的，时序系统 如果触发器对时钟信号的两个跳变沿都能敏感。 中的时钟脉冲是唯一一直在跳变的信号，是系统 则时钟信号因冗余跳变而消耗的一半功耗便可 动态功耗的主要来源之一。若能提高时钟脉冲的 消除。也就是说．在时序电路设计中采用双边沿 利用率。则完成相同的逻辑功能就可以减少时钟 触发器，在保持原有数据处理频率的条件下．时 脉冲数，也就降低了功耗。传统的单边沿触发器． 钟信号的频率可以减半。由于时钟频率的降低。 它只利用了时钟一个方向上的跳变．另一个方向 电路所需的工作电压也可相应地降低【n。由此便 收穰日期：2006-05—10 作者简介：赵敏笑 1974一 。女，硕士，金华职业技术学院，讲师，主要从事电子技术研究。 第3期， 基于低功耗双边沿T触发器的异步时序电路设计431 可使数字系统的凌耗大螺减少。 pQt 目前，对于双边沿触发器的设计，已有很多 乃 l 文章发表，不再赘述。而对于双边沿触发器的应 由于双边沿触发器用于同步时序电路设计 用，文献[2】提出了基于低功耗双边沿JK触发器 时与使用单边沿触发器相同，将上述设计结果推 的异步时序电路的设计方法，本文将在此基础 广至刀进纠同步计数器的设计可得