基于CPLD器件的数控振荡器（NCO）的设计.pdfVIP

维普资讯 山西电子技术 应用实践 2006年第2期 基于CPLD器件的数控振荡器(NCO)的设计 李星沛 何方白 (重庆邮电学院，重庆400065) 摘 要 ：数字下变频器(DDc)是数字接收机的重要部件，而数字振荡器(N(X3)又是影响数字下变频性能的关 键器件。利用EDA的方法设计NC0，这种NC0的设计采用直接数字频率合成(DI)s)技术，生成累加嚣模块和正 (余)弦幅度存储嚣模块，最后实现 了系统级综合和仿真。 关键诃：软件无线电；CPLD；DDS；NC0；M (PI SⅡ ’ 中图分类号：TN753 文献标识码：A 0 引言 波形幅值转换成所要求合成频率的模拟量形式信号。低通 滤波器用于滤除不需要的取样分量 ，以便输出频谱纯净的正 NC0是影响软件无线电DDC性能的关键器件，本文用 弦波信号。 EDA的方法设计了一个 N(X3，并采用 Altera的CPLD器件 在MAⅪUJS平台上进行了仿真。这种 N(X3的设计采用 2 N∞ 的设计实现 直接数字频率合成(DD8)技术，而 DDS是一种非常实用的 本文在NC0的硬件实现中，为了系统级综合和仿真。采 ～ 频率合成技术，DDS在相对带宽、频率转换时间、高分辨力、 用40M的时钟速率和9位宽的频率控制字k，由文献[2]和 相位连续性、正交输出以及集成化等一系列性能指标方面远 [3]的分析 DDS的频率分辨率满足： = ／2N= 远超过了传统频率合成技术所能达到的水平，为系统提供了 78．12kHZ，也就是说通过改变频率控制字 k来改变输出正 优于模拟信号源的性能。 (余)弦的频率时，可达到78．12kHZ的最小步长。 l DDS基本原理 DDS的基本原理是利用采样定理。通过查表法产生波 候 位位余正弦弦输输i出l1 形。DDS的结构有很多种，其基本的电路原理可用图1来表 示 。 K 圈2 NOD的顶层 电路 fs 2．1 相位累加器模块的实现 图 1 Dl 电野原理 相位累加器是整个N(X3系统运转的关键，它的设计采 相位累加器 由N位加法器与N位累加寄存器级联构 用 LPM宏单元库中LMP—ADD SUB模块器件，这个器件 成。每来一个时钟脉冲 ，加法器将频率控制字k与累加寄 已经在软件中得到了很好的优化。基本电路如图3所示，它 存器输出的累加相位数据相加，把相加后的结果送至累加寄 的前面接了个9位寄存器，其 目的是接收9位频率控制字， 存器的数据输入端。累加寄存器将加法器在上一个时钟脉 它后面的9位寄存器有同样的作用，这相当于锁存器的作 冲作用后所产生的新相位数据反馈到加法器的输入端，以使 用。 加法器在下一个时钟脉冲的作用下继续与频率控制字相加。 这样，相位累加器在时钟作用下，不断对频率控制字进行线 性相位累加。由此可以看出，相位累加器在每一个时钟脉冲 输入时，把频率控制字累加一次，相位累加器输出的数据就 是合成信号的相位。相位累加器的溢出频率就是DDS输出 的信号频率。 用相位累加器输出的数据作为波形存储器