EDA第五章_VHDL设计初步.ppt

5.4.3 选择VHDL文本编译版本号和排错 图5-15 设定VHDL编译版本号 选择此项 选择VHDL1993项 选择此项 消去这里的勾 编译出错！ 5.4.3 选择VHDL文本编译版本号和排错 图5-16 确定设计文件中的错误 打开错误提示窗 错误所在 错误所在 改正错误 完成编译！ 首先选择此项， 为仿真测试新 建一个文件 时序仿真 选择波形 编辑器文件 1位二进制全加器 内部端口 外部端口 端口连线 5.2.2 D触发器VHDL描述的语言现象说明 1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS(0,1); STD_LOGIC数据类型定义： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态； ‘W’ 表示弱未知的； ‘L’表示弱逻辑0； ‘H’表示弱逻辑1； ‘-’表示忽略。 5.2.2 D触发器VHDL描述的语言现象说明 2. 设计库和标准程序包 3. SIGNAL信号定义和数据对象 【例5-10】 ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ; END ; 使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 5.2.2 D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿： 信号名EVENT 5. 不完整条件语句与时序电路 【例5-11】 ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 = 0 ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ; 5.2.2 D触发器VHDL描述的语言现象说明 5. 不完整条件语句与时序电路 图5-5 例5-11的电路图 5. 不完整条件语句与时序电路 【例5-12】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ; END 图5-6 例5-12的电路图 5.2.3 实现时序电路的VHDL不同表达方式 【例5-13】 ... PROCESS (CLK) BEGIN IF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ; 【例5-14】 ... PROCESS (CLK) BEGIN IF CLK=1 AND CLKLAST_VALUE=0 --同例5-13 THEN Q = D ; END IF; END PROCESS ; 5.2.3 实现时序电路的VHDL不同表达方式 【例5-15】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK : IN S